JP5446268B2 - 並列テスト回路と方法並びに半導体装置 - Google Patents

Description

（関連出願）本願は、先の日本特許出願２００６−３０５０７４号（２００６年１１月１０日出願）及び日本特許出願２００７−２５０５８４号（２００７年９月２７日出願）の優先権を主張するものであり、前記先の出願の全記載内容は、本書に引用をもって繰込み記載されているものとみなされる。
本発明は、並列テスト回路と方法並びに半導体装置に関する。

デバイスの微細化（トランジスタのディメンジョンのシュリンク）によるチップの大規模化、高密度化により、選別テスト時間（前工程でのウェハテスト、及びパッケージ工程後のファイナルテスト等）が増大し、テストコストが増大し、製品コストの低減を困難としている。チップの大規模化はチップ内のトランジスタ数の増大を意味し、組み合わせ数が増大する。高密度化は単位面積あたりのトランジスタ数の増加を意味し、単位面積あたりの欠陥確率が増加し、また、物理現象が複雑となり、欠陥の種類も増加する。

テスト時間の短縮のために、例えば図１６に示すように、複数の被測定チップ（被試験デバイス；Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ；「ＤＵＴ」ともいう）を並列にテストする手法が、従来より用いられている。テスタ（試験装置）１（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｅｑｕｉｐｍｅｎｔ）の複数の入出力ポート（ドライバとコンパレータの組、Ｉ／Ｏチャネル、Ｉ／Ｏピンともいう）を複数に区分し、それぞれの区分毎に、被測定デバイス１０を接続し一台のテスタ１で複数の被測定チップ１０−１〜１０−３を同時に並列テストする。ファンクショナルテスト時において、複数の被測定チップ１０−１〜１０−３には、別々の区分のドライバ（不図示）から並列にテストパタン（フォースパタン）が供給され、複数の被測定チップ１０−１〜１０−３からの出力は各区分のコンパレータにて期待値パタンと並列に比較され、良（パス）／不良（フェイル）が判定される。

なお、後述される本発明の実施例で説明されるＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）に関して例えば特許文献１の記載が参照される。特許文献１には、ＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）と、ＢＯＳＴという試験用チップを使用してパターン依存試験、タイミング依存試験が行われる構成が開示されている。

特開２００３−１６７９９号公報 Ｍｉｕｒａ， Ｎ．； Ｍｉｚｏｇｕｃｈｉ， Ｄ．； Ｉｎｏｕｅ， Ｍ．； Ｎｉｉｔｓｕ， Ｋ．； Ｎａｋａｇａｗａ， Ｙ．； Ｔａｇｏ， Ｍ．； Ｆｕｋａｉｓｈｉ， Ｍ．； Ｓａｋｕｒａｉ， Ｔ．； Ｋｕｒｏｄａ， Ｔ．， "Ａ １ Ｔｂ／ｓ ３ Ｗ Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ Ｔｒａｎｓｃｅｉｖｅｒ ｆｏｒ ３Ｄ−Ｓｔａｃｋｅｄ Ｉｎｔｅｒ−Ｃｈｉｐ Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｌｉｎｋ，" Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ， Ｖｏｌｕｍｅ ４２， Ｉｓｓｕｅ １， Ｊａｎ． ２００７ Ｐａｇｅ（ｓ）：１１１〜１２２．

なお、上記特許文献１、及び非特許文献１の全開示内容はその引用をもって本書に繰込み記載する。以下の分析は本発明によって与えられる。
図１６に示した構成においては、並列テストの個数を増やす場合、テスタの入出力ポートが増加する。テスタの入出力ポートの数の制限により、並列テストの個数には限界がある。例えば、２５６入出力ポート（チャネル）のテスタにおいて、被測定チップ１つあたりに印加されるデータパタンのパタンベクトル幅が６４ビットの場合、並列数の上限は４個となる。実際には、被測定チップにおいて、パタンベクトルで制御しないピンも、テスタの入出力ポート（チャネル）でＤＣ信号を印加する場合もあり、並列数は４未満となる。

したがって、本発明の目的は、並列テストにおいて並列数の増大に対して、テスタに必要な入出力ポートの数の増大を回避するテスト回路と方法及び半導体装置を提供することにある。

本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。

本発明の１つのアスペクト（側面）に係る並列テスト回路は、複数の被測定チップを並列にテストする回路であって、前記被測定チップへ印加するデータパタンを前段から受け後段に転送する第１の転送回路と、前記被測定チップの期待値パタンを前段から受け後段に転送する第２の転送回路と、を備え、前記被測定チップの出力は、前記被測定チップに対応して設けられた比較器にて、対応する期待値パタンと比較される。

本発明の他のアスペクトに係るテスト回路は、データパタン供給源から供給されるデータパタンをクロック信号に応答して順次転送する第１の転送回路を備え、複数の被測定チップのうち一の被測定チップには、前記データパタン供給源からのデータパタンが印加され、残りの被測定チップには、前記第１の転送回路の対応する段からのデータパタンが順次印加され、前記一の被測定チップからの出力を期待値パタンとして前記クロック信号に応答して順次転送する第２の転送回路を備え、前記残りの被測定チップの各々に対応して、前記被測定チップの出力データと、前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する比較器を備え、一のデータパタン供給源によって複数の被測定チップを並列にテスト自在としている。

本発明において、クロック供給源からのクロック信号を受け、前記複数の被測定チップ、前記第１及び第２の転送回路に、それぞれクロック信号を供給するクロック分配回路を備え、前記複数の被測定チップ間で、被測定チップに印加されるクロック信号とデータパタンのタイミング関係を均一化している。

本発明において、前記第１の転送回路は、複数のフリップフロップを縦続接続して構成され、
前記第２の転送回路は、複数のフリップフロップを縦続接続して構成され、
クロック供給源からのクロック信号を受ける、縦続接続された複数のクロックバッファを備え、
前記複数の被測定チップ、前記第１の転送回路及び前記第２の転送回路の各段のフリップフロップには、対応する段のクロックバッファから出力されるクロック信号が供給される構成としてもよい。

本発明において、前記データパタン供給源と前記クロック供給源が試験装置に含まれるようにしてもよい。

本発明において、前記データパタン供給源と前記クロック供給源がＢＯＳＴ（Ｂｕｉｔ Ｏｎ Ｓｅｌｆ Ｔｅｓｔ）装置に含まれるようにしてもよい。

本発明において、前記一の被測定チップの出力は、前記試験装置に入力され、前記試験装置内のコンパレータで期待値パタンと比較される、ようにしてもよい。

本発明において、前記一の被測定チップとして、並列接続された複数の被測定チップを備え、並列接続された前記複数の被測定チップには、前記データパタン供給源からのデータパタンと前記クロック供給源からのクロック信号が、並列に供給され、並列接続された前記複数の被測定チップの出力を受け、多数決をとり出力データを選択する比較選択回路を備え、前記比較選択回路の出力が、期待値パタンとして、前記第２の転送回路にて転送される構成としてもよい。

本発明において、前記比較選択回路の出力は、前記試験装置に入力され、前記試験装置内の比較器で期待値パタンと比較される。

本発明の他のアスペクトに係るテスト回路は、データパタン供給源からのデータパタンをクロック信号に応答して順次転送する第１の転送回路を備え、
複数の被測定チップのうち一の被測定チップには、前記データパタン供給源からのデータパタンが印加され、残りの被測定チップには、前記第１の転送回路の対応する段からデータパタンが順次印加され、期待値パタン供給源からの期待値パタンを、前記クロック信号に応答して順次転送する第２の転送回路を備え、前記一の被測定チップの出力データと前記期待値パタン供給源からの期待値パタンとが一致するか否か比較する比較器を備えるとともに、前記残りの被測定チップの各々に対応して、前記被測定チップの出力データと前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する比較器を備え、一つのデータパタン供給源と一つの期待値パタン供給源にて、複数の被測定チップを並列にテスト自在としている。

本発明において、前記データパタン供給源と前記クロック供給源と前記期待値パタン供給源が、試験装置に含まれ、データパタン、クロック信号、期待値パタンが、いずれも前記試験装置より供給される。

本発明において、前記データパタンと前記期待値パタンとが、前記第１の転送回路と前記第２の転送回路を、それぞれ、複数ビットを単位に、パラレルに転送される構成としてもよい。

本発明において、前記データパタンと前記期待値パタンとが、前記第１の転送回路と前記第２の転送回路とを、それぞれ、シリアルに転送され、前記第１の転送回路をシリアルに転送されるシリアルデータパタンを、所定ビット幅のパラレルデータパタンに変換する回路を、前記複数の被測定チップのそれぞれに対応して備え、前記第２の転送回路をシリアルに転送されるシリアル期待値パタンを、所定ビット幅のパラレル期待値パタンに変換する回路を、前記複数の被測定チップのぞれぞれに対応して備え、前記パラレルデータパタンを入力する前記被測定チップからの出力データの各ビットと、対応するパラレル期待値パタンの各ビットとが互いに一致するか比較する複数の比較器と、前記複数の比較器のうち１つでも不一致の場合、フェイルを出力する論理回路の組を、前記複数の被測定チップのそれぞれに対応して備えている。

本発明において、前記データパタンと前記期待値パタンとが前記第１の転送回路と前記第２の転送回路とを、それぞれ、シリアルに転送され、前記第１の転送回路内をシリアル転送されるシリアルデータパタンを、所定ビット幅のパラレルデータパタンに変換する回路を、予め定められた複数の被測定チップに対して共通に備え、前記第２の転送回路をシリアル転送されるシリアル期待値パタンを、所定ビット幅のパラレル期待値パタンに変換する回路を、予め定められた複数の被測定チップに対して共通に備え、前記パラレルデータパタンを入力する複数の被測定チップの各々に対して、前記被測定チップからの出力データの各ビットと、対応するパラレル期待値パタンの各ビットとが互いに一致するか比較する複数の比較器と、前記複数の比較器のうち１つでも不一致の場合、フェイルを出力する論理回路の組を、前記被測定チップに対応して備えている。本発明においては、入力されたクロック信号をクロックバッファでバッファリングして、前記第１の転送回路及び前記第２の転送回路にそれぞれ供給し、入力された分周クロック信号をクロックバッファでバッファリングして、前記シリアルデータパタンと前記シリアル期待値パタンをそれぞれパラレルに変換を行う回路、及び、前記被測定チップにそれぞれ供給するクロック分配回路を備えている。

本発明の他のアスペクトに係るテスト回路は、シリアルに入力されたデータパタンをシリアルに出力するとともに、パラレルデータパタンに変換する第１の変換回路と、
シリアルに入力された期待値パタンをシリアルに出力するとともに、パラレル期待値パタンに変換する第２の変換回路と、
を備え、入力されたクロック信号はクロックバッファでバッファリングしてクロック供給先にそれぞれ分配され、
被測定チップ又は回路は、前記第１の変換回路からのパラレルデータパタンを入力し、
前記被測定チップ又は回路からの出力データの各ビットと、前記第２の変換回路からのパラレル期待値パタンの各ビットが一致するか比較する複数の比較器と、
前記複数の比較器のうち１つでも不一致の場合、フェイルを出力する論理回路と、を備えた半導体装置を、複数段縦続接続し、
初段の半導体装置のデータパタンと、期待値パタン、クロック信号は、試験装置から供給され、
次段以降の半導体装置のデータパタンと、期待値パタン、クロック信号として、前の段の半導体装置から出力されるデータパタンと、期待値パタン、クロック信号をそれぞれ入力する。

本発明の他のアスペクトに係る半導体装置は、シリアルに入力されたデータパタンをシリアルに出力するとともに、パラレルデータパタンに変換する第１の変換回路と、
シリアルに入力された期待値パタンをシリアルに出力するとともに、パラレル期待値パタンに変換する第２の変換回路と、
を備え、入力されたクロック信号はクロックバッファでバッファリングしてクロック供給先にそれぞれ分配され、
被測定チップ又は回路は、前記第１の変換回路からのパラレルデータパタンを入力し、
前記被測定チップ又は回路からの出力データの各ビットと前記第２の変換回路からのパラレル期待値パタンの各ビットが一致するか比較する複数の比較器と、前記複数の比較器のうち１つでも不一致の場合、フェイルを出力する論理回路を備えている。

本発明の他のアスペクトに係るテスト回路は、半導体ウェハ上の各半導体装置が、該半導体装置の１乃至４辺の少なくとも１つに関して隣の半導体装置との間で、データパタンと、期待値パタン、及び、クロック信号を転送する信号経路を有しており、
前記半導体装置の１乃至４辺のうちの１つの信号経路を選択し、選択した方向の信号経路からのデータパタンと、期待値パタン、クロックの組を入力するセレクタと、
前記セレクタで選択されたデータパタンと、クロック信号に基づき被測定回路が動作し、前記被測定回路の出力データを入力した期待値パタンと比較し、さらにデータパタンとクロック信号と期待値パタンとを、前記半導体装置の１乃至４辺の少なくとも１つに出力する選択データ転送回路を備え、
半導体ウェハ上の一の半導体装置に、データパタンとクロック信号と期待値パタンを印加することで、前記一の半導体装置に隣接する半導体装置から、順次、周辺の他の半導体装置に、データパタンとクロック信号と期待値パタンが転送される。

本発明の他のアスペクトに係るテスト回路は、完動品チップを備えたＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）を用いた並列テスト回路であって、
前記完動品チップに供給されるデータパタンをクロック信号に応答して順次転送する第１の転送回路を備え、
複数の被測定チップのうち一の被測定チップには、前記完動品チップに供給されるデータパタンが印加され、残りの被測定チップには、前記第１の転送回路の対応する段からのデータパタンが順次印加され、
前記完動品チップからの出力データを、期待値パタンとして、クロック信号に応答して、順次転送する第２の転送回路を備え、
前記一の被測定チップの出力データと、前記完動品チップからの出力データとが一致するか否か比較する比較器を備えるとともに、
前記残りの被測定チップの各々に対応して、前記被測定チップの出力データと前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する比較器を備え、
複数の被測定チップの並列テストを行う。

本発明の他のアスペクトに係るテスト回路は、複数の同一のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）コアを備えた半導体装置の並列テスト回路であって、
一のＩＰコアに供給されるデータパタンをクロック信号に応答して順次転送する第１の転送回路を備え、
複数の被測定ＩＰコアのうち一の被測定ＩＰコアには、前記一のＩＰコアに供給されるデータパタンが印加され、残りの被測定ＩＰコアには、前記第１の転送回路の対応する段からのデータパタンが順次印加され、
前記一のＩＰコアからの出力データを期待値パタンとして、クロック信号に応答して順次転送する第２の転送回路を備え、
前記一の被測定ＩＰコアの出力データと、前記一のＩＰコアからの出力データとが一致するか否か比較する比較器を備えるとともに、
前記残りの被測定チップの各々に対応して、前記被測定ＩＰコアの出力データと前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する比較器を備えている。

本発明の他のアスペクトに係る方法は、複数の被測定チップを並列にテストする方法であって、
第１の転送回路にて前記被測定チップへ印加するデータパタンを前段から受け後段に転送させ、第２の転送回路にて前記被測定チップの期待値パタンを前段から受け後段に転送させる工程と、
前記被測定チップの出力を対応する期待値パタンと比較する工程と、
を含む。

本発明の他のアスペクトに係る方法は、データパタン供給源から供給されるデータパタンを第１の転送回路にてクロック信号に応答して順次転送する工程と、
複数の被測定チップのうち一の被測定チップには、前記データパタン供給源からのデータパタンが印加され、残りの被測定チップには、前記第１の転送回路の対応する段からのデータパタンが順次印加される工程と、
前記一の被測定チップからの出力を期待値パタンとして第２の転送回路にて前記クロック信号に応答して順次転送させる工程と、
前記残りの被測定チップの各々について、前記被測定チップの出力データと、前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する工程と、
を含み、一のデータパタン供給源によって複数の被測定チップを並列にテスト自在としている。

本発明において、クロック供給源からのクロック信号を受ける複数段のクロックバッファにより、前記複数の被測定チップ間で、被測定チップに印加されるクロック信号とデータパタンのタイミング関係を均一化している。

本発明において、前記データパタン供給源と前記クロック供給源が試験装置に含まれ、前記一の被測定チップの出力は、前記試験装置に入力され、前記試験装置内のコンパレータで期待値パタンと比較される。

本発明において、前記一の被測定チップとして並列接続された複数の被測定チップを用意し、
並列接続された前記複数の被測定チップには、前記データパタン供給源、前記クロック供給源からのデータパタンとクロック信号が、並列に供給される工程と、
並列接続された前記複数の被測定チップの出力を受け、多数決をとり出力データが、期待値パタンとして、前記第２の転送回路に入力されて転送される工程と、
を含む。

本発明の他のアスペクトに係る方法は、データパタン供給源からのデータパタンを第１の転送回路にてクロック信号に応答して順次転送する工程と、
期待値パタン供給源からの期待値パタンを第２の転送回路にて前記クロック信号に応答して順次転送させる工程と、
複数の被測定チップのうち一の被測定チップには、前記データパタン供給源からのデータパタンが印加され、残りの被測定チップには、前記第１の転送回路の対応する段からデータパタンが順次印加される工程と、
前記一の被測定チップの出力データと前記期待値パタン供給源からの期待値パタンとが一致するか否か比較する工程と、
前記残りの被測定チップの各々について、前記被測定チップの出力データと前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する工程と、
を含み、一つのデータパタン供給源と一つの期待値パタン供給源にて、複数の被測定チップを並列にテスト自在としている。

本発明に係る方法において、前記データパタン供給源と前記クロック供給源と前記期待値パタン供給源が、試験装置に含まれ、データパタン、クロック信号、期待値パタンが、いずれも前記試験装置より供給される。

本発明に係る方法において、前記データパタンと前記期待値パタンとが、前記第１の転送回路と前記第２の転送回路をそれぞれ複数ビットを単位に、パラレルに転送されるようにしてもよい。

本発明に係る方法において、前記データパタンと前記期待値パタンとが、前記第１の転送回路と前記第２の転送回路とを、それぞれ、シリアルに転送される工程と、
前記複数の被測定チップのそれぞれについて、前記第１の転送回路内をシリアルに転送されるシリアルデータパタンを、所定ビット幅のパラレルデータパタンに変換する工程と、
前記複数の被測定チップのぞれぞれに対応して、前記第２の転送回路をシリアルに転送されるシリアル期待値パタンを、所定ビット幅のパラレル期待値パタンに変換する工程と、
前記複数の被測定チップのそれぞれについて、前記パラレルデータパタンを入力する前記被測定チップからの出力データの各ビットと、対応するパラレル期待値パタンの各ビットとが互いに一致するか比較し、１つでも不一致の場合、フェイルを出力する工程と、
を含む。

本発明に係る方法において、前記データパタンと前記期待値パタンとが前記第１の転送回路と前記第２の転送回路とを、それぞれ、シリアルに転送される工程と、
予め定められた複数の被測定チップに対して共通に、前記第１の転送回路内をシリアル転送されるシリアルデータパタンを、所定ビット幅のパラレルデータパタンに変換する工程と、
予め定められた複数の被測定チップに対して共通に、前記第２の転送回路をシリアル転送されるシリアル期待値パタンを、所定ビット幅のパラレル期待値パタンに変換する工程と、
前記複数の被測定チップのそれぞれについて、前記パラレルデータパタンを入力する複数の被測定チップの各々に対して、前記被測定チップからの出力データの各ビットと、対応するパラレル期待値パタンの各ビットとが互いに一致するか比較し、１つでも不一致の場合、フェイルを出力する工程と、
を含む。

本発明の他のアスペクトに係る方法は、ダイシング工程前の半導体ウェハ上の各半導体装置に、該半導体装置の１乃至４辺の少なくとも１つに関して隣の半導体装置との間でデータパタンと、期待値パタン、及び、クロック信号を転送する信号経路を設けておき、
前記半導体装置の１乃至４辺のうちの１つの信号経路を選択し、選択した方向の信号経路からのデータパタンと、期待値パタン、クロックの組を入力する工程と、
前記選択されたデータパタンとクロック信号に基づき被測定回路を動作させ、前記被測定回路の出力データを入力した前記期待値パタンと比較し、さらに、前記データパタンとクロック信号と前記期待値パタンとを前記半導体装置の１乃至４辺の少なくとも１つに出力する工程と、
を含み、前記半導体ウェハ上の一の半導体装置に、データパタンとクロック信号と期待値パタンを印加することで、前記一の半導体装置に隣接する半導体装置から、順次、周辺の他の半導体装置に、データパタンとクロック信号と期待値パタンが転送される。

本発明の他のアスペクトに係る方法は、完動品チップを有するＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）を用いた並列テスト方法であって、
前記完動品チップに供給されるデータパタンを第１の転送回路にてクロック信号に応答して順次転送する工程と、
前記完動品チップからの出力データを第２の転送回路にて期待値パタンとして、クロック信号に応答して順次転送させる工程と、
複数の被測定チップのうち一の被測定チップには、前記完動品チップに供給されるデータパタンが印加され、残りの被測定チップには、前記第１の転送回路の対応する段からのデータパタンが順次印加される工程と、
前記一の被測定チップの出力データと、前記完動品チップからの出力データとが一致するか否か比較する工程と、
前記残りの被測定チップの各々に対応して、前記被測定チップの出力データと前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する工程と、
を含む。

本発明の他のアスペクトに係る方法は、複数の同一のＩＰコアを備えた半導体装置の並列テスト方法であって、
一のＩＰコアに供給されるデータパタンを第１の転送回路にてクロック信号に応答して順次転送する工程と、
前記一のＩＰコアからの出力データを期待値パタンとして第２の転送回路にてクロック信号に応答して順次転送する工程と、
複数の被測定ＩＰコアのうち一の被測定ＩＰコアには、前記一のＩＰコアに供給されるデータパタンが印加され、残りの被測定ＩＰコアには、前記第１の転送回路の対応する段からのデータパタンが順次印加される工程と、
前記一の被測定ＩＰコアの出力データと、前記一のＩＰコアからの出力データとが一致するか否か比較する工程と、
前記残りの被測定チップの各々に対応して、前記被測定ＩＰコアの出力データと前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する工程と、
を含む。

本発明によれば、複数の被測定チップと、データパタンの転送回路部とを分離し、
前記転送回路部からのデータパタンは、非接触インタフェースを介して、前記複数の被測定チップにそれぞれ供給される、構成の並列テスト回路が供給される。本発明において、前記複数の被測定チップと、期待値パタンの転送回路部とを分離し、期待値パタンと前記被測定チップの出力とを比較する比較器を前記転送回路部側に配設し、前記比較器は、前記被測定チップからの出力パタンを非接触インタフェースを介して受ける構成としてもよい。

本発明によれば、複数の被測定チップと、データパタン及び期待値パタンを転送する転送回路部とを分離し、前記データパタン及び期待値パタンは、非接触インタフェースを介して複数の被測定チップ側にそれぞれ供給され、期待値パタンと前記被測定チップの出力とを比較する比較部が、前記複数の被測定チップが設けられる側に配設されている並列テスト回路が提供される。

本発明によれば、複数の被測定チップと、データパタンの転送回路部とを分離し、前記転送回路部からのデータパタンを、非接触インタフェースを介して、前記複数の被測定チップにそれぞれ供給する並列テスト方法が提供される。本発明において、前記複数の被測定チップと、期待値パタンの転送回路部とを分離し、前記転送回路部側に配設された比較部が、前記被測定チップの出力を非接触インタフェースを介して受け、対応する期待値パタンと比較するようにしてもよい。

本発明によれば、複数の被測定チップと、データパタン及び期待値パタンを転送する転送回路部とを分離し、前記データパタン及び期待値パタンを、非接触インタフェースを介して複数の被測定チップ側にそれぞれ供給し、前記複数の被測定チップが設けられる側に配設されている比較部で、前記被測定チップの出力と対応する期待値パタンとを比較するテスト方法が提供される。

本発明によれば、テストパタンを順次転送する転送回路にテストパタンを与えることで、複数の被測定チップのテストがクロックサイクルに応じて順次行われる構成としたことにより、被試験デバイスを増やしても、テスタに必要な入出力ポート（チャネル）の数の増加は抑止される。

また、本発明によれば、ウェハテスト時に、プローバから、あるダイにテストパタンとクロックを印加することで、複数のダイのテストがクロックサイクルに応じて順次行われる並列テストを実現したことにより、テスタに必要な入出力ポート（チャネル）の数の増加は抑止されるとともに、プローブ箇所の位置移動、コンタクト回数等を削減し、テスト時間を短縮する。

本発明の第１の実施例の構成を示す図である。 本発明の第１の実施例を説明するための図である。 本発明の第１の実施例の動作を説明するタイミング図である。 本発明の第２の実施例の構成を示す図である。 本発明の第３の実施例の構成を示す図である。 本発明の第３の実施例の構成を示す図である。 本発明の第４の実施例の構成を示す図である。 本発明の第４の実施例を説明するための図である。 本発明の第４の実施例を説明するタイミング図である。 本発明の第５の実施例の構成を示す図である。 本発明の第６の実施例を説明する図である。 本発明の第６の実施例の構成を示す図である。 本発明の第７の実施例の構成を示す図である。 本発明の第８の実施例の構成を示す図である。 本発明の第９の実施例の構成を示す図である。 並列テストを説明する図である。 本発明の第１０の実施例の構成を示す図である。 本発明の第１１の実施例の構成を示す図である。

符号の説明

１ テスタ（試験装置）
２ 半導体装置（チップ）
３ ＢＯＳＴ
４、４−１、４−２ ＩＰコア、
５ ウェハ
６ ダイ（チップ）
７ プローブカード
８ 被測定対象
１０ 完動品チップ
１０−１〜１０−３、１０−１Ａ、１０−１Ｂ、１０−１Ｃ 被測定チップ
１１−１〜１１−３、１１−１_１〜１１−１_ｎ Ｆ／Ｆ
１２−１〜１２−３、１２−１_１〜１２−１_ｍ Ｆ／Ｆ
１３−１〜１３−３、１３−１_１〜１３−１_ｍ クロックバッファ
１４−１〜１４−３ 比較器（ＥＸＯＲ）
１５ 比較選択回路
１６、１６−１、１６−２ クロックバッファ
１７−１_１〜１７−１_ｎ Ｆ／Ｆ
１８−１_１〜１８−１_ｍ クロックバッファ
１９−１_１〜１９−１_ｍ 比較器
１９−２_１〜１９−２_ｍ 比較器
２０、２０−１、２０−２ ＯＲ回路
２１−１Ｔ、２１−１Ｒ、２１−２Ｔ、２１−２Ｒ、２１−３Ｔ、２１−３Ｒ、２１−４Ｔ、２１−４Ｒ 非接触型Ｉ／Ｆ
１０１ セレクト回路
１０２ 選別データ転送回路

上記した本発明についてさらに詳細に説明すべく添付図面を参照して以下に説明する。本発明は、並列テスト対象の複数段の被測定チップ（「被試験デバイス」（ＤＵＴ）ともいう）（図１の１０−１、１０−２、１０−３、・・・）に関して、データパタンの供給源（１）から供給されるデータパタンをクロック信号に応答して順次転送する第１の転送回路（図１の１１−１、１１−２、１１−３、・・・）を備えている。複数の被測定チップ（１０−１、１０−２、１０−３、・・・）のうち一の被測定チップ（１０−１）にはデータパタン供給源からのデータパタンが印加され、残りの被測定チップ（１０−２、１０−３、・・・）の各々には、前記第１の転送回路の対応する段からのデータパタンが順次印加され、一の被測定チップ（１０−１）からの出力を期待値パタンとして前記クロック信号に応答して順次転送する第２の転送回路（図１の１２−１、１２−２、１２−３、・・・）を備えている。前記残りの被測定チップ（１０−２、１０−３、・・・）の各々に対応して、前記被測定チップの出力データと、第２の転送回路（１２−１、１２−２、１２−３、・・・）の対応する段からの期待値パタンとが一致するか否か比較する比較器（図１の１４−１、１４−２、・・・）を備え、一のデータパタン供給源により複数の被測定チップを並列にテスト自在としている。また、前後の被測定チップにおいて、クロックと印加データとの関係が均一となるように、クロックバッファ（図１の１３−１、１３−２、１３−３、・・・）によりタイミング制御される。特に制限されないが、１クロックサイクル毎に、被測定チップのテストが順次行われる。かかる構成により、被測定チップの個数を増やしても、テスタに必要な入出力ポートの数は変わらない。あるいは、第２の転送回路（１２−１、１２−２、１２−３、・・・）は、期待値パタン供給源からの期待値パタンをクロック信号に応答して順次転送するようにしてもよい。あるいは、データパタン、期待値パタンをシリアルビットデータとして供給し、被測定チップに対応するパイプライン段でパラレルデータに変換し、パラレルビットデータを被測定チップに供給し、被測定チップからの出力をパラレルビットの期待値と比較するようにしてもよい。以下、具体的な実施例に即して説明する。

図１は、本発明の一実施例の構成を示す図である。図１には、テスタ１と、テスタ１のテストヘッド等に配設されるテストボード（「ロードボード」ともいう）の構成が示されている。なお、以下では、テスタから被測定チップにデータパタン（フォースデータ）とクロック信号を印加し、被測定チップからの出力パタンを期待値パタンと比較するファンクショナルテストを例に説明する。したがって、テスタは、ファンクショナルテストを行うための基本構成を備えたものであれば、ＬＳＩテスタ、アナログ・デジタル混在テスタ、メモリテスタ等であってもよく、あるいは、パタン生成器とクロック生成器、比較器を備えた簡易型テスタであってもよい。また、被測定チップ（ＤＵＴ）は、ファンクショナルテストでテストが行われる任意の半導体集積回路装置とされる。また、ＡＣテスト（タイミングマージンテスト等）も、このテスト回路（テストボード）で実行可能である。なお、被測定チップにＤＣ信号（ＤＣ Ｓｔｉｍｕｌｕｓ）を与えてその応答（電圧／電流）を測定するＤＣテストは、本発明の主題ではなく、別の専用テストボードで行ってもよいし、また専用ＤＣテスタ等でテストしてもよい。

図１を参照すると、テスタ１から出力されるデータ信号（ｎビットパラレルのデータパタン）は、被測定チップ１０−１の入力端子に入力されるとともに、Ｄ型フリップフロップ（以下、「Ｆ／Ｆ」と略記する）１１−１のデータ入力端子Ｄに入力される。ビット幅ｎのデータ信号に対応してＦ／Ｆ１１−１はｎビット分並列に配設されており（図では省略して１個のみ示す）、例えばクロックの立ち上がりエッジでデータ入力端子Ｄのデータ信号をサンプルしデータ出力端子Ｑから出力し、Ｄ型レジスタともいう。他のＦ／Ｆ１１−２、１１−３も同様である。

テスタ１から出力されるクロック信号は、クロックバッファ１３−１の入力端子に入力され、クロックバッファ１３−１からの出力クロックは、被測定チップ１０−１に入力されるとともに、次段のクロックバッファ１３−２の入力端子に入力される。

被測定チップ１０−１の出力（ｍビットパラレルデータ）は、テスタ１に入力されるとともに、Ｄ型フリップフロップ（以下、「Ｆ／Ｆ」と略記する）１２−１のデータ入力端子Ｄに入力される。Ｆ／Ｆ１２−１のクロック入力端子には、クロックバッファ１３−１からの出力クロックが入力される。なお、Ｆ／Ｆ１２−１は、ｍビット分並列に配設されており（図では省略して１個のみ示す）、例えばクロックの立ち上がりエッジでデータ入力端子Ｄのデータ信号をサンプルしデータ出力端子Ｑから出力し、Ｄ型レジスタともいう。他のＦ／Ｆ１２−２、１２−３も同様である。

Ｆ／Ｆ１１−１のデータ出力端子Ｑからのｎビットパラレルのデータ信号は、被測定チップ１０−２の入力端子に入力されるとともに、次段のＦ／Ｆ１１−２のデータ入力端子Ｄに入力される。

クロックバッファ１３−２からの出力クロックは、被測定チップ１０−２に入力されるとともに、次段のクロックバッファ１３−３の入力端子に入力される。

Ｆ／Ｆ１２−１のデータ出力端子Ｑからのｍビットパラレルの期待値は、次段のＦ／Ｆ１２−２のデータ入力端子Ｄに入力されるとともに、比較器１４−１の一の入力端子に入力され、被測定チップ１０−２の出力（ｍビット）は、比較器１４−１の他方の入力端子に入力される。比較器１４−１は、Ｆ／Ｆ１２−１からの期待値パタン（ｍビット）と、被測定チップ１０−２の出力データとが一致するか否か比較する。特に制限されないが、比較器１４−１は、不一致のとき（比較される２つのｍビット入力のうち、１ビットでも不一致の場合）、ｈｉｇｈレベルの信号を出力する。クロックバッファ１３−２からの出力クロックは、Ｆ／Ｆ１２−２のクロック入力端子に入力される。

なお、比較器１４−１は、図１では、排他的論理和（ＥＸＯＲ）回路１つで示されているが、被測定チップ１０−２の出力（ｍビット）と期待値パタン（ｍビット）の対応する１ビット同士を比較する２入力排他的論理和（ＥＸＯＲ）回路をｍ個備え、ｍ個の２入力排他的論理和（ＥＸＯＲ）回路の論理和演算を出力とするＯＲ回路から構成される。比較器１４−２も同様の構成とされる。

Ｆ／Ｆ１１−２のデータ出力端子Ｑからのｎビットパラレルのデータ信号は、被測定チップ１０−３の入力端子に入力されるとともに、次段のＦ／Ｆ１１−３のデータ入力端子に入力される。

クロックバッファ１３−３からの出力クロックは、被測定チップ１０−３に入力されるとともに、次段のクロックバッファ（不図示）に入力される。Ｆ／Ｆ１２−２のデータ出力端子Ｑからのｎビットパラレルの期待値は、次段のＦ／Ｆ１２−３のデータ入力端子Ｄに接続されるとともに、比較器１４−２に入力され、被測定チップ１０−３の出力は、比較器１４−２に入力される。比較器１４−２は、Ｆ／Ｆ１２−２からの期待値と、被測定チップ１０−３の出力データとが一致するか否か比較し、不一致のときｈｉｇｈレベルの信号を出力する。なお、比較器１４−１、１４−２の出力は、テスタ１に入力され、サンプルされる。

このように、本実施例においては、複数の被測定チップへ印加するパタン（フォースパタン）を、Ｆ／Ｆ１１−１、１１−２、１１−３、・・・をカスケード接続した転送回路を介して、１クロック毎に、テスタ１からのデータパタンが、次段の被測定チップの入力端子に伝達するように制御する。そして、テスタ１に最も近い被測定チップ１０−１の出力データを期待値パタンとして、Ｆ／Ｆ１２−１、１２−２、１３−３、・・・をカスケード接続した転送回路を介して次段以降に伝達し、次段以降の被測定チップに関する期待値パタンとして、対応する段の比較器に供給される。

なお、図１では、Ｆ／Ｆのデータの流れと同じ方向に、クロックバッファを介してクロックを伝播する構成としているが、クロックとＦ／Ｆのデータの伝播の向きを逆としてもよいことは勿論である。

被測定チップのパス／フェイルは、該被測定チップの出力を入力とする比較器１４−１、１４−２、・・・で検出することができる。一旦、出力データが期待値パタンと不一致であることが比較器で検出された被測定チップは不良として判断される。なお、被測定チップ１０−１以外の被測定チップ１０−２、１０−３、・・・は不良であっても、全体の動作には影響しない。被測定チップ１０−２、１０−３、・・・は、出力データが、被測定チップ１０−１の出力データと一致するか否かで良、不良を判定しているため、被測定チップ１０−１に欠陥（故障）があると、他の被測定チップ１０−２、１０−３、・・・の良、不良を判定することができない。このため、被測定チップ１０−１として、通常、所謂、ＫＧＤ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｅｖｉｃｅ）あるいは基準デバイス（Ｒｅｆｅｒｅｎｃｅ Ｄｅｖｉｃｅ）が用いられる。

図２と図３は、図１に示した本発明の一実施例を説明するための図である。図２は、図１の回路構成において、信号名を付したものである。図３は、図２の信号の動作波形の一例を示すタイミング図である。

ＣＬＫはテスタ１から出力されるクロック信号である。なお、クロック周期、デューティ等は、テスタ１側で任意に設定される。

ＴＩ０は、テスタ１からの出力されるデータ（ｎビット）である。クロックサイクル０、１、２、３、４、５・・・で、Ａ０、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、・・・と出力される。

ＴＩ１は、Ｆ／Ｆ１１−１の出力（ｎビット）であり、ＴＩ０から１サイクルおくれて、クロックサイクル１、２、３、４、５・・・で、Ａ０、Ａ１、Ａ２、Ａ３、Ａ４・・・と出力される。

ＴＩ２は、Ｆ／Ｆ１１−２の出力（ｎビット）であり、ＴＩ１から１サイクルおくれて、クロックサイクル２、３、４、５・・・で、Ａ０、Ａ１、Ａ２、Ａ３・・・と出力される。

ＴＯ０は、被測定チップ１０−１の出力（ｍビット）である。クロックサイクル１、２、３、４、５・・・で、Ｂ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４・・・と出力される。

ＴＯ１は、Ｆ／Ｆ１２−１の出力（ｍビット）である。クロックサイクル２、３、４、５・・・で、Ｂ０、Ｂ１、Ｂ２、Ｂ３・・・と出力される。

ＴＯ２は、Ｆ／Ｆ１２−２の出力（ｍビット）である。クロックサイクル３、４、５・・・で、Ｂ０、Ｂ１、Ｂ２・・・と出力される。

ＣＯ１は、被測定チップ１０−２の出力（ｍビット）である。クロックサイクル２、３、４、５・・・で、Ｃ１０、Ｃ１１、Ｃ１２・・・と出力される。

ＣＯ２は、被測定チップ１０−３の出力（ｍビット）である。サイクル３、４、５・・・で、Ｃ２０、Ｃ２１・・・と出力される。

テスタ１から出力されたデータ、及び被測定チップ１０−１からの出力データは、１クロックごとに、図２の右方向にシフトされる。

例えばクロックサイクル０において、テスタ１よりデータパタンＡ０が被測定チップ１０−１に入力される。

次のクロックサイクル１では、Ａ０に対応する出力Ｂ０が被測定チップ１０−１より出力される。このクロックサイクル１では、テスタ１よりＡ１が被測定チップ１０−１に入力され、また、Ｆ／Ｆ１１−１から出力されたＡ０が被測定チップ１０−２に入力される。

クロックサイクル２では、被測定チップ１０−１より印加パタンＡ１に対する応答Ｂ１が出力され、テスタ１からＡ２が被測定チップ１０−１に与えられる。またＦ／Ｆ１１−１から出力されたＡ１が被測定チップ１０−２に与えられ、Ｆ／Ｆ１１−２からのＡ０が被測定チップ１０−３に与えられる。被測定チップ１０−１、１０−２からは、印加されたパタンＡ１、Ａ０に対する出力Ｂ１、Ｃ１０が出力される。また、Ｆ／Ｆ１２−１から出力されたＢ０が比較器１４−１に与えられる。以下同様に、クロックサイクル毎に、データパタンがＦ／Ｆ１１−１、１１−２、１１−３、・・・を転送され、被測定チップ１０−１の出力が期待値パタンとして、Ｆ／Ｆ１２−１、１２−２、１２−３、・・・を転送される。

このように、被測定チップ１０−１以外の被測定チップ１０−２、１０−３の出力データは、被測定チップ１０−１からの出力データと比較される。すなわち、被測定チップ１０−２の出力データＣ０１は、被測定チップ１０−１からの出力（Ｆ／Ｆ１１−１の出力）と比較器１４−１で比較され、比較器１４−１は比較結果Ｒ０１を出力する。被測定チップ１０−３の出力データＣ０２は、被測定チップ１０−１からの出力（Ｆ／Ｆ１１−２の出力）と比較器１４−２で比較され、比較器１４−２は比較結果Ｒ０２を出力する。

なお、本実施例において、テスタ１は、被測定チップ１０−１の出力データＴ００を入力し、テスタ１内のコンパレータ（不図示）で期待値と比較する。

本実施例によれば、テスタ１は、１つの被測定チップをテストするための入出力ポート（チャネル、ドライバ／コンパレータ）にて、複数の被測定チップの並列テストを行うことができる。一例として、データパタン、期待値パタンのビット幅ｎ、ｍがともに６４ビットの場合、テスタ１の入出力ポート（ドライバ、コンパレータは６４個あれば、基本的に、任意個数の被測定チップをテストすることができる。

また、本実施例によれば、被測定チップと、データを転送する回路（１１−１、１１−２、１１−３、・・・）、及び、期待値パタンを転送する回路（１２−１、１２−２、１２−３、・・・）にクロック信号を与えるクロックバッファ（１３−１、１３−２、１３−２、・・・）よりなるクロック分配回路を備えたため、各被測定チップにおけるクロック信号と、印加されるデータパタンとのタイミング位相は、複数の被測定チップ間でほぼ均等とされる。すなわち、クロック分配回路により、クロック波形鈍り等は回避され、高いテスト周波数でのファンクショナルテスト、及び、ＡＣテスト（遅延時間測定、タイミングマージンテスト等）を可能としており、本発明の特徴の１つをなしている。

ところで、上記した実施例では、テスタ側に対して１番目に位置する被測定チップ１０−１がフェイルした場合、他の被測定チップ１０−２、１０−３、・・・のテストが行えない。

図４は、本発明の第２の実施例の構成を示す図である。図４を参照すると、本実施例では、テスタ１側から１番目に、１つの被測定チップ１０−１（図１参照）のかわりに、並列配置された、３つの被測定チップ１０−１Ａ、１０−１Ｂ、１０−１Ｃを備え、さらに、被測定チップ１０−１Ａ、１０−１Ｂ、１０−１Ｃの各出力データ（ｍビット）を入力し、多数決によりデータを選択して出力する比較選択回路１５を備えている。

比較選択回路１５は、３つの被測定チップ１０−１Ａ、１０−１Ｂ、１０−１Ｃの３つの出力（ｍビット）のうち１つが不一致、２つが一致のときには、一致した方の出力を選択して出力し、３つの出力の全部が一致したときは、一致した出力を出力する。３つの出力の多数決をとることで、１つの被測定チップにフェイルがあっても問題とならない。比較選択回路１５の出力（ｍビット）は、テスタ１と、Ｆ／Ｆ１２−１のデータ入力端子Ｄに入力される。なお、図４では、比較選択回路１５には、３つの被測定チップの出力が入力されているが、比較選択回路１５の入力は３つに制限されるものでなく、４つであってもいい。比較選択回路１５の入力が４つの場合、２つの被測定チップにフェイルがあっても問題とならない。

図５は、本発明の第３の実施例の構成を示す図である。この実施例では、テスタ１が期待値パタン（ｍビット）をパラレル出力し、１番目の被測定チップに対応して設けられた比較器１４−１に入力されるとともに、Ｆ／Ｆ１２−１のデータ入力端子Ｄに入力される。

比較器１４−１は、被測定チップ１０−１の出力（ｍビット）と、テスタ１からの期待値パタン（ｍビット）を比較し、不一致の場合（比較される２つのｍビット入力のうち、１ビットでも不一致の場合）、ｈｉｇｈレベルを出力する。

比較器１４−２は、Ｆ／Ｆ１１−２の出力と、Ｆ／Ｆ１２−１から転送された、テスタ１からの期待値とを比較する。

本実施例によれば、被測定チップ１０−１が不良（フェイル）である場合、他の被測定チップ１０−２、１０−３、・・・のテストを正しく行えなくなるという問題を解消している。被測定チップ１０−１がフェイルしても（比較器１４−１の出力がｈｉｇｈ）、他の被測定チップ（１０−２、１０−３、・・・）の出力は、テスタ１からの期待値パタンと比較されるため、正しくパス／フェイルを検出できる。

図６は、本実施例の動作を説明する図である。図６（Ａ）は、図５の回路構成において、信号名を付したものである。図６（Ｂ）は、図６（Ａ）の信号の動作波形の一例を示すタイミング図である。

ＣＬＫはテスタ１からのクロック信号である。

ＴＩ０は、テスタ１の出力（ｎビットのデータパタン）である。クロックサイクル０、１、２、３、４、５・・・で、Ａ０、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、・・・と出力される。

ＴＯ０は、テスタ１の出力（ｍビットの期待値パタン）である。クロックサイクル１、２、３、４、５・・・で、Ｂ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４・・・と出力される。

ＣＯ０は、被測定チップ１０−１の出力（ｍビット）である。クロックサイクル１、２、３、４、５・・・で、Ｃ００、Ｃ０１、Ｃ０２、ＣＯ３、ＣＯ４・・・と出力される。

ＴＩ１は、Ｆ／Ｆ１１−１の出力（ｎビット）であり、ＴＩ０から１サイクルおくれて、クロックサイクル１、２、３、４、５、・・・で、Ａ０、Ａ１、Ａ２、Ａ３、Ａ４、・・・と出力される。

ＴＯ１は、Ｆ／Ｆ１２−１の出力（ｍビット）である。クロックサイクル２、３、４、５・・・で、Ｂ０、Ｂ１、Ｂ２、Ｂ３・・・と出力される。

ＣＯ１は、被測定チップ１０−２の出力（ｍビット）である。サイクル２、３、４、５・・・で、Ｃ１０、Ｃ１１、Ｃ１２、Ｃ１３・・・と出力される。

クロックサイクル０において、テスタ１からＡ０が被測定チップ１０−１に入力され、次のクロックサイクル１で被測定チップ１０−１からＣ００が出力される。クロックサイクル１において、被測定チップ１０−１の出力データＣ００は、テスタ１からの期待値Ｂ０と比較され、比較結果Ｒ００を出力する。またクロックサイクル１において、テスタ１からＡ１が被測定チップ１０−１に入力され、Ｆ／Ｆ１１−１からのＡ０が被測定チップ１０−２に入力される。

次のクロックサイクル２において、被測定チップ１０−１からＡ１の応答として出力Ｃ０１が出力され、テスタ１からの期待値Ｂ１と比較器１４−１で比較される。またＡ２がテスタ１から被測定チップ１０−１に入力され、Ｆ／Ｆ１１−１からのＡ１が被測定チップ１０−２に入力される。被測定チップ１０−２からＡ０の応答として出力Ｃ１０が出力され、Ｆ／Ｆ１２−１からの期待値Ｂ０と比較器１４−２で比較される。このように、本実施例では、テスタ１からデータパタンと期待値パタンが供給され、各比較器１４−１、１４−２、・・・で良否判定が行われる。

次に、本発明の第４の実施例を説明する。図７は、本発明の第４の実施例の構成を示す図である。前記各実施例では、テスタ１からのデータパタンと期待値パタンは、それぞれｎビット幅、ｍビット幅のパラレルデータであったが、本実施例では、テスタ１からのデータパタンと期待値パタンをともにシリアルデータとしている。本実施例において、テスタ１は、データパタンと期待値パタン用に、各１つの出力ポート（チャネル）を備えればよい。

図７を参照すると、本実施例において、テスタ１から供給されたシリアルビットデータは、ｎ段のＦ／Ｆ１１−１_１〜１１−１_ｎを順次転送され、Ｆ１１−１_１〜１１−１_ｎの出力（ｎビット）は、テスタ１から供給される１／ｎ分周クロック（クロックバッファ１６−１の出力）をサンプリングクロックとして入力するＦ／Ｆ１７−１_１〜１７−１_ｎにて同一タイミングでサンプルされ、ｎビットパラレルデータとして、被測定チップ１０−１の入力端子に供給される。Ｆ／Ｆ１１−１_１〜１１−１_ｎと、分周クロックでＦ／Ｆ１１−１_１〜１１−１_ｎの出力をサンプルするＦ／Ｆ１７−１_１〜１７−１_ｎは、シリアルパラレル変換回路を構成している。クロックバッファ１６−１の出力（分周クロック）は、被測定チップ１０−１に供給されるとともに、次段のクロックバッファ１６−２に供給される。被測定チップ１０−１、１０−２、・・・は分周クロックで駆動される。Ｆ／Ｆ１１−１_１〜１１−１_ｎ、Ｆ／Ｆ１１−２_１〜１１−２_ｎ、Ｆ／Ｆ１２−１_１〜１２−１_ｎ、Ｆ／Ｆ１２−２_１〜１２−２_ｎ、Ｆ／Ｆ１７−１_１〜１７−１_ｎ、Ｆ／Ｆ１７−２_１〜１７−２_ｎは、いずれも、１ビットデータ入力、１ビットデータ出力のＤ型フリップフロップである。なお、本実施例において、シリアルパラレル変換回路は、シリアルビットデータを次段にシリアル転送するとともに、シリアルビットデータを、ｎビット毎にパラレル出力する構成であればよく、図７の構成に限定されるものではない。

テスタ１からの期待値パタンは、シリアルに出力され、ｍ段のＦ／Ｆ１２−１_１〜１２−１_ｍで順次サンプルされ、ｍ発のクロック毎に、ｍ段のＦ／Ｆ１２−１_１〜１２−１_ｍにてｍビット期待値がラッチされる。ｍ段のＦ／Ｆ１２−１_１〜１２−１_ｍの出力と、被測定チップの出力（ｍビット）が、ｍ個の比較器（ＥＸＯＲ回路）１９−１_１〜１９−１_ｍで比較され、ＯＲ回路２０−１は、ＥＸＯＲ１９−１_１〜１９−１_ｍの出力の論理和を比較結果として出力する。ＥＸＯＲ１９−１_１〜１９−１_ｍの１つでもｈｉｇｈのときｈｉｇｈレベルを出力する。

図８は、図７のｎビットのシリアルパラレル変換回路を説明するための図である。図９は、図８において、ｎ＝４のときの動作を説明するタイミング図である。

図８、図９において、ＣＬＫ１、ＣＬＫ２は、テスタからのクロック信号と、１／ｎ分周クロック信号である。ＩＮ０は、テスタからシリアル転送されたデータパタンである。ＩＮ０から入力されるシリアルビットデータＤ０、Ｄ１、Ｄ２、Ｄ３、・・・は、クロックＣＬＫ１のパルスごとに、Ｆ／Ｆ１１−１_１〜１１−１_ｎを順次転送され、ｎ回（図９の例では４回）転送された後、Ｆ／Ｆ１１−１_１〜１１−１_ｎの出力ＩＮ１、ＩＮ２、・・・ＩＮｎ（図９では、Ｄ３、Ｄ２、Ｄ１、Ｄ０の４ビットパラレルデータ）は、分周クロックＣＬＫ２の立ち上がりエッジで、Ｆ／Ｆ１７−１_１〜１７−１_ｎにサンプルされ、パラレルデータ出力ＯＵＴとして、被測定チップ（図７の１０−１）の入力端子に供給される。

次に、本発明の第５の実施例を説明する。図１０は、本発明の第５の実施例の半導体装置の構成と、テスト時のセットアップを示す図である。半導体装置（半導体チップ）２は、図７に示した、Ｆ／Ｆ１１−１_１〜１１−１_ｎ、Ｆ／Ｆ１７−１_１〜１７−１_ｎ、Ｆ／Ｆ１２−１_１〜１２−１_ｍと、比較器１９−１_１〜１９−１_ｍと、ｍ個の比較器１９−１_１〜１９−１_ｍの出力のＯＲをとるＯＲ回路２０−１、クロックバッファ１３−１_１〜１３−１_ｍ、クロックバッファ１８−１_１〜１８−１_ｍ、被測定チップ１０−１を、同一チップ上に備えている。なお、半導体装置２内の被測定チップ１０−１は、半導体装置のパッケージ内に搭載されたチップであってもよいし、半導体装置に集積化された被試験対象の回路であってもよい。この場合、例えば半導体装置上に、プロセッサ、ＲＡＭ、ＲＯＭ等のメモリ、コントローラ、入出力回路等がオンチップで搭載されている場合、プロセッサ、コントローラ等のロジック部を、便宜上、「被測定チップ」と呼び、図１０のＦ／Ｆ１１−１_１〜１１−１_ｎ、Ｆ／Ｆ１７−１_１〜１７−１_ｎ、Ｆ／Ｆ１２−１_１〜１２−１_ｍ、クロックバッファ１３−１_１〜１３−１_ｎ、クロックバッファ１６、クロックバッファ１８−１_１〜１８−１_ｎ、比較器１９−１_１〜１９−１_ｍ、ＯＲ回路２０−１は、被測定チップ１０−１と同一の半導体チップ２上に集積化される。

本実施例では、テスタ１に直近の半導体装置２には、テスタ１から、シリアルビットのデータパタンと期待値パタン、クロック信号、分周クロック信号を供給するだけで、半導体装置２でテストが行われ、次のクロックサイクルで次段の半導体装置２に、データパタンと期待値パタンが供給される。すなわち、カスケード接続された複数の半導体装置１のうち、初段の半導体装置１をテスタ１に接続するという簡易な構成により、複数の半導体装置２のテストが可能となる。

次に、本発明の第６の実施例を説明する。図１１は、本発明の第６の実施例の構成を示す図であり、ダイシング工程前のウェハと、本発明のダイ（チップ）の構成を示している。ウェハ５の端のダイ（チップ）６は動作しない可能性があり、チップによっては、選別データ転送回路が機能しない場合がある。このため、ウェハ５上のチップ６の４辺の各辺と直交する方向、すなわちチップの４方向にスクライブ線を跨いで隣のチップとの間で配線接続を行い、４方向のうち選択された１方向からの信号セット（データパタン、クロック信号、期待値パタン）を受け取り、受け取った信号セット（データパタン、クロック信号、期待値パタン）を４方向の全てに出力する。

すなわち、ウェハ５上のチップ６は、４方向のいずれか１つの入力を選択し、４方向のいずれか１つの出力を選択するセレクト回路１０１と、セレクト回路１０１で選択入力された信号セット（データパタン、クロック信号、期待値パタン）を受け取り、被測定チップに供給するとともに、該信号セット（データパタン、クロック信号、期待値パタン）を出力する選別データ転送回路１０２を備えている。選別データ転送回路１０２から出力された信号セット（データパタン、クロック信号、期待値パタン）は、チップ６の４方向の信号線に出力され、隣接するチップのセレクト回路１０１に供給される。なお、データパタンと期待値パタンはシリアル転送され、分周クロック信号に基づき、半導体装置内でパラレルビットデータに変換される。

図１１の選別データ転送回路１０２は、例えば図１２に示すように、図１０の実施例５で説明した回路からなる。すなわち、選別データ転送回路１０２は、Ｆ／Ｆ１１−１_１〜１１−１_ｎ、Ｆ／Ｆ１７−１_１〜１７−１_ｎ、Ｆ／Ｆ１２−１_１〜１２−１_ｍ、クロックバッファ１３−１_１〜１３−１_ｎ、クロックバッファ１６、クロックバッファ１８−１_１〜１８−１_ｎ、比較器１９−１_１〜１９−１_ｍ、ＯＲ回路２０は、被測定チップ１０を備え、これらは、図１１のチップ６上に、セレクト回路１０１とともに集積化して形成される。

セレクト回路１０１において、４つの入力データのうち１つを選択する手順は固定としてもよいし、あるいは、外部から設定自在（プログラマブル）としてもよい。セレクト回路１０１は、４つの入力データのうち、例えば、テスト開始後、最初にデータが変化したものを選択するようにしてもよい。あるいは、ウェハ５端部に近いチップ６について、該チップの４辺に関して、隣接チップが４方向分ないもの、例えば３方向あるいは２方向にしかないものについては、チップ６のカスケード接続の順番を、チップ６内のセレクト回路１０１にて設定することで対応し、１筆書きの要領で、ウェハ上のチップをくまなく接続するようにしてもよい。

不図示のテスタ、ウェハプローバを介して、ウェハ５上の一つのチップ６にデータパタンと期待値パタン、クロック信号、分周クロック信号を与えることで、ウェハ５上に、１筆書きの要領で接続された複数のチップに順次伝達され、例えばウェハ５上の全てのチップ６にデータパタンと期待値パタンを分配し、ウェハ５上の全チップ６をテストすることが可能となる。なお、ウェハ５全面をいくつかの領域に区分し、ある区分された領域内の複数のチップ６をテストするようにしてもよいことは勿論である。

図１１のウェハ５上の１のチップ６のセレクト回路１０１に、４辺の隣接するチップの選別データ転送回路１０２から入力される信号の配線と、４辺の隣接するチップのセレクト回路１０１に出力される選別データ転送回路１０２の出力信号の配線は、例えばウェハのダイシング工程で切断される。

次に、本発明の第７の実施例を説明する。図１３は、本発明の第７の実施例の構成を示す図である。本実施例は、各パイプライン段で複数の被測定チップを同時にテストするものである。図１３を参照すると、本実施例は、パイプライン段あたり、２つの被測定チップ１０−１と１０−２を同時にテストする。すなわち、Ｆ／Ｆ１１−１_１〜１１−１_ｎ、Ｆ／Ｆ１７−１_１〜１７−１_ｎによりパラレルデータに変換したデータは、２つの被測定チップ１０−１と１０−２に分配して供給される。また、テスタ１からシリアル転送された期待値パタンを、ｍ個分サンプリングするＦ／Ｆ１２−１_１〜１２−１_ｍの出力は、被測定チップ１０−１の出力と、比較器１９−１_１〜１９−１_ｍで比較され、被測定チップ１０−２の出力と、比較器１９−２_１〜１９−２_ｍで比較され、比較器１９−１_１〜１９−１_ｍの出力はＯＲ回路２０−１に入力され、比較器１９−２_１〜１９−２_ｍの出力はＯＲ回路２０−２に入力される。各パイプライン段では、同時に複数の被測定チップのテストを行う。

次に、本発明の第８の実施例を説明する。図１４は、本発明の第８の実施例の構成を示す図である。図１４を参照すると、完動品チップ１０を含むＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）装置３を備えている。ＢＯＳＴでは、実際のユーザの使用条件等にしたがって、装置に実装されたチップ（完動品チップ）１０を動作させ、テストを行う。本実施例は、ＢＯＳＴ装置３と、図５を参照して説明した前記第３の実施例とを組み合わせたものである。ＢＯＳＴ装置３に実装された完動品チップ１０に与えるｎビットのデータ信号（制御信号も含む）を引き出して、Ｆ／Ｆ１１−１のデータ入力端子Ｄに接続し、完動品チップ１０に与えるクロック信号を引き出して、クロックバッファ１３−１の入力端子に接続し、完動品チップ１０から出力されるｍビットの信号を引き出して、Ｆ／Ｆ１２−１のデータ入力端子Ｄに接続するとともに、比較器１４−１の一の入力端子に接続している。ビット幅がｎのデータ信号に対応してＦ／Ｆ１１−１、Ｆ／Ｆ１１−２はいずれもｎビット分並列に配設されており、ビット幅がｍの期待値パタンに対応してＦ／Ｆ１２−１、Ｆ／Ｆ１２−２はいずれもｍビット分並列に配設されている。比較器１４−１、１４−２は、被測定チップのｍビットの出力と、ｍビットの期待値とが一致するか比較する。

被測定チップ１０−１には、完動品チップ１０に与えるデータ信号と同一のテストパタン（ｎビットパラレルデータ）が並列に印加される。そして、完動品チップ１０の出力と、被測定チップ１０−１の出力を比較器１４−１で比較して、良否判定を行う。

被測定チップ１０−１に印加されたデータパタンは、クロックバッファ１３−１の立ち上がりエッジに同期してＦ／Ｆ１１−１によりサンプルされ、データ出力端子Ｑより出力される。したがって、次段の被測定チップ１０−２には、前段の被測定チップ１０−１に印加されたデータパタンと同一のデータパタンが、Ｆ／Ｆ１１−１により、１クロックサイクル遅れて印加され、被測定チップ１０−２の出力パタンと、完動品チップ１０の出力をＦ／Ｆ１２−１でサンプルした期待値パタンとを比較器１４−２で比較して良否判定を行う。

従来、ＢＯＳＴでは１チップしか同時にテストできなかったが、本実施例によれば、１つのＢＯＳＴで、複数のチップのテストを行うことができる。

本実施例において、被測定チップをＢＴ（Ｂｕｒｎ−ｉｎ Ｔｅｓｔ）装置でテストするようにしてよい。この場合、被測定チップ１０−１、１０−２、Ｆ／Ｆ１１−１、１１−２、１２−１、１２−２、クロックバッファ１３−１、１３−２、比較器１４−１、１４−２は、バーンインボード（不図示）に搭載される。比較器１４−１、比較器１４−２の出力は、不図示のバーンインテスタ（不図示）に入力するようにしてもよい。

本実施例によれば、ＢＯＳＴ装置３に電源を供給し、完動品チップ１０を動作させるだけで、被測定チップ１０−１、１０−２のテストを行うことも可能である。したがって、被測定チップをテストするための、テストパタンの生成を不用とし、完動品チップ１０の実使用に対応させた条件でファンクショナルテストを行うことができる。

また、被測定チップ１０−１、１０−２を搭載したテストボード（不図示）等に、比較器１４−１、比較器１４−２の出力がフェイルを示すとき、点灯するＬＥＤ（不図示）等を備え、パス／フェイルの選別を行うようにしてもよい。

あるいは、ＢＯＳＴ装置３の制御をテスタ（不図示）の電源、入出力ポート（チャネル）を用いて行い、比較器１４−１、比較器１４−２での比較結果を、テスタ（不図示）に入力するようにしてもよい。あるいは、変形例として、テスタ（不図示）から完動品チップ１０にデータパタンを印加するようにしてもよい。

次に、本発明の第９の実施例を説明する。図１５は、本発明の第９の実施例の構成を示す図である。図１５（Ｂ）に示すように、半導体装置（チップ）２内に同一のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）コアを複数含む場合、１つのＩＰコア４を被測定ＩＰコア４−１のテスト結果を比較して不良を検出することができる。

図１５（Ａ）を参照すると、本実施例は、ＩＰコア４と、図５を参照して説明した第３の実施例の構成とを組み合わせたものであり、図５の被測定チップは、被測定ＩＰコアとされる。基本動作部分のＩＰコア４に入力されるデータパタン（ｎビット）をＩＰコア４−１に印加し、それぞれの出力（ｍビット）を、比較器１４−１で比較して、良否判定を行う。ＩＰコア４−１に印加されたデータパタンは、クロックバッファ１３−１の立ち上がりエッジに同期してＦ／Ｆ１１−１によりサンプルされ、データ出力端子Ｑより出力される。したがって、ＩＰコア４−２には、ＩＰコア４−１に印加されたデータパタンと同一のデータパタンが、Ｆ／Ｆ１１−１により、１クロックサイクル遅れて印加され、ＩＰコア４−２の出力パタンと、ＩＰコア４の出力をＦ／Ｆ１２−１でサンプルしたパタンとを比較器１４−２で比較して良否判定を行う。比較器１４−１、１４−２・・・の出力はそのまま外部に出力してもよいし、あるいは、１ビットに圧縮してパス／フェイル情報として、外部に出力してもよい。

半導体チップ２を電源投入して動作させた状態で、ＩＰコア４に入力されるデータパタンを、ＩＰコア４−１に印加してもよい。

あるいは、基本動作部分のＩＰコア４に外部からデータパタンを供給し、比較器１４−１、比較器１４−２での比較結果をテスタ（不図示）に入力するようにしてもよい。

図１５（Ｂ）に示したように、同一構成のＩＰコアを複数備えた半導体装置について、複数のＩＰコアを、図１６のような形態（ただし、図１６の被測定チップをＩＰコアとする）で、そのままパラレルにテストする場合、テスタの入出力ポート（チャネル）の数の制限から、全てのＩＰコアを並列にテストすることは不可能となる場合がある。この場合、通常、複数のＩＰコアを所定数毎にグループ分けして各グループ毎に、並列テストすることになる。例えばチップ（半導体装置）２内の６個のＩＰコアを２つごとに３つのグループに分け、３つのグループの各々についてそれぞれ並列テストを行うものとすると、テスト時間は、６個並列テストの場合の３倍となる。すなわち、テスト時間が増大する。

これに対して、本実施例によれば、テスタの入出力ポートとしては、１個のＩＰコア（４）のピン数に対応する個数分で足り、複数のＩＰコアの並列テストが行えるため、必要なテスタリソースの増大を抑えながら、テスト時間の短縮を図ることを可能としており、その実用的価値は極めて高い。

図１７は、本発明の第１０の実施例の構成を示す図である。図１７に示すように、本実施例では、非接触型のＩ／Ｆ（インタフェース）（送信回路２１−１Ｔと受信回路２１−１Ｒの対）を用い、前記第３の実施例における、複数の被測定チップ１０−１、１０−２、・・・を含む部分（被測定対象８）と、テスタ１からのテストデータを転送する部分（プローブカード７）とを分離する。ここで、複数の被測定チップは、ダイシング前のウェハー状態の複数の被測定チップであってもよい。クロック線、データパタン線のクロック、データは、非接触型のＩ／Ｆ（２１−２Ｔと２１−２Ｒ、２１−４Ｔと２１−４Ｒ）を介して、対応する被測定チップ（１０−１、１０−２）に入力され、被測定チップ（１０−１、１０−２）からの出力は、非接触型のＩ／Ｆ（２１−１Ｔと２１−１Ｒ、２１−３Ｔと２１−３Ｒ）を介して、プローブカード７側に設けられた対応する比較器（１４−１、１４−２）の一方の入力端子に入力され、比較器（１４−１、１４−２）の他方の入力端子には期待値パタン線上の対応する期待値がそれぞれ入力される。

かかる構成により、複数の同一種類の被測定対象に対して、プローブカードを共通化できる。また、Ｉ／Ｆが非接触であるため、機械的磨耗がなく、プローブカードの寿命を長くすることができる。

図１８は、本発明の第１１の実施例の構成を示す図である。本実施例においては、テスト用データパタンと同時に期待値パタンもプローブカード７から、被測定対象８に出力し、被測定対象８の側で比較を行う。一般に、非接触Ｉ／Ｆは、受信回路の方が面積や消費電力が小さくできる。本実施例によれば、被選別対象８内での非接触Ｉ／Ｆが占める面積や消費電力を小さくできる。なお、図１８において、被測定チップの出力と期待値パタンとの比較結果は、プローブカード７側に、非接触Ｉ／Ｆを用いて送信する。クロック線、データパタン線、期待値パタン線のクロック及びデータと期待値は、非接触型のＩ／Ｆ（２１−２Ｔと２１−２Ｒ、２１−４Ｔと２１−４Ｒ）を介して、対応する被測定チップ（１０−１、１０−２）と被測定対象側の対応する比較器（１４−１、１４−２）の一方の入力端子に入力され、被測定チップ（１０−１、１０−２）からの出力は、対応する比較器（１４−１、１４−２）の他方の入力端子に入力され、比較器（１４−１、１４−２）での比較結果は、プローブカード７側に、非接触Ｉ／Ｆ（２１−１Ｔ、２１−１Ｒ、２１−３Ｔ、２１−３Ｒ）を用いて送信する。

被測定対象８内に比較結果を保持する手段を用意し、被測定対象８内に比較結果を保持しておくことも可能である。この場合、非接触Ｉ／Ｆは、プローブカード７から被測定対象８への一方向のみにできる。

なお、前記第１０、第１１の実施例において、非接触Ｉ／Ｆとは機械的に接続がない２点間のデータ通信インタフェースであり、例えば、非特許文献１のＦｉｇ．４に掲載された回路は、例えば電磁結合によりデータ通信を行う。これ以外にも、
・容量結合による非接触Ｉ／Ｆ、
・光通信による非接触Ｉ／Ｆ、
・無線通信による非接触Ｉ／Ｆ
などを用いることができる。

非接触Ｉ／Ｆとして電磁結合によりデータ通信を使った場合、送信回路（２１−１Ｔ〜４Ｔ）内のインダクタンスの面積を大きくし、かつ、受信回路（２１−１Ｒ〜４Ｒ）内のインダクタンスの面積を小さくすることで、同一の結合係数を有しながら、受信回路の面積を小さくすることができる。

同様に、送信回路内のインダクタンスの面積を小さくし、且つ、受信回路内のインダクタンスの面積を大きくすることで、同一の結合係数を有しながら、送信回路の面積を小さくすることができる。いま、図１７、および図１８にある被測定対象８は製品となるウェハーであるため、前記のようにインダクタンスの大きさを非接触Ｉ／Ｆの送受で変えることで、ウェハー（被測定対象８）に搭載された受信回路または送信回路の面積を、プローブカード７上のそれよりも小さくすることが可能である。このことで、製品コストを下げることが可能である。

非接触Ｉ／Ｆは、
（ａ） データ量を圧縮・展開する機構、あるいは、
（ｂ） エラー訂正を行う機構、あるいは、
（ｃ） 出力側にパラレル−シリアル変換回路、入力側にシリアル−パラレル変換回路を導入し、非接触のデータ授受の部分のビット数を、非接触Ｉ／Ｆの入出力ビット数より削減する機構等を保有してもよい。

複数の被選別チップを同時にテストするという目的を達成するためには、非接触Ｉ／Ｆは、ニードル針やポゴピンによる接触Ｉ／Ｆでも良いし、必要なデータレートにより、非接触Ｉ／Ｆと接触Ｉ／Ｆを組み合わせてもよい。あるいは、被測定チップの中に、比較器や非接触Ｉ／Ｆを集積してもよい。

本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。

Claims (39)

1. 複数の被測定チップを並列にテストする回路であって、
   前記被測定チップへ印加するデータパタンを前段から受け後段に転送する第１の転送回路と、
   前記被測定チップの期待値パタンを前段から受け後段に転送する第２の転送回路と、
   を備え、
   前記被測定チップの出力は、前記被測定チップに対応して設けられた比較器にて、対応する期待値パタンと比較される、ことを特徴とする並列テスト回路。
2. データパタン供給源から供給されるデータパタンをクロック信号に応答して順次転送する第１の転送回路を備え、
   複数の被測定チップのうち一の被測定チップには、前記データパタン供給源からのデータパタンが印加され、残りの被測定チップには、前記第１の転送回路の対応する段からのデータパタンが順次印加され、
   前記一の被測定チップからの出力を期待値パタンとして前記クロック信号に応答して順次転送する第２の転送回路を備え、
   前記残りの被測定チップの各々に対応して、前記被測定チップの出力データと、前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する比較器を備え、
   一のデータパタン供給源によって複数の被測定チップを並列にテスト自在としてなる、ことを特徴とする並列テスト回路。
3. クロック供給源からのクロック信号を受け、前記複数の被測定チップ、前記第１の転送回路及び前記第２の転送回路に、それぞれクロック信号を供給するクロック分配回路を備え、前記複数の被測定チップ間で、被測定チップに印加されるクロック信号とデータパタンのタイミング関係が均一化されてなる、ことを特徴とする請求項１又は２記載の並列テスト回路。
4. 前記第１の転送回路は、複数のフリップフロップを縦続接続して構成され、
   前記第２の転送回路は、複数のフリップフロップを縦続接続して構成され、
   クロック供給源からのクロック信号を受ける、縦続接続された複数のクロックバッファを備え、
   前記複数の被測定チップ、前記第１の転送回路及び前記第２の転送回路の各段のフリップフロップには、対応する段のクロックバッファから出力されるクロック信号が供給される、ことを特徴とする請求項１又は２記載の並列テスト回路。
5. 前記データパタン供給源とクロック供給源が試験装置に含まれる、ことを特徴とする請求項２記載の並列テスト回路。
6. 前記データパタン供給源とクロック供給源がＢＯＳＴ（Ｂｕｉｔ Ｏｎ Ｓｅｌｆ Ｔｅｓｔ）装置に含まれる、ことを特徴とする請求項２記載の並列テスト回路。
7. 前記一の被測定チップの出力は、前記試験装置に入力され、前記試験装置内のコンパレータで期待値パタンと比較される、ことを特徴とする請求項５記載の並列テスト回路。
8. 前記一の被測定チップとして、並列接続された複数の被測定チップを備え、
   並列接続された前記複数の被測定チップには、前記データパタン供給源からのデータパタンとクロック供給源からのクロック信号が、並列に供給され、
   並列接続された前記複数の被測定チップからの出力を受け、多数決をとり出力データを選択する比較選択回路を備え、
   前記比較選択回路の出力が期待値パタンとして、前記第２の転送回路にて転送される、ことを特徴とする請求項２記載の並列テスト回路。
9. 前記比較選択回路の出力は、試験装置に入力され、前記試験装置内の比較器で期待値パタンと比較される、ことを特徴とする請求項８記載の並列テスト回路。
10. データパタン供給源からのデータパタンをクロック信号に応答して順次転送する第１の転送回路を備え、
    複数の被測定チップのうち一の被測定チップには、前記データパタン供給源からのデータパタンが印加され、残りの被測定チップには、前記第１の転送回路の対応する段からデータパタンが順次印加され、
    期待値パタン供給源からの期待値パタンを、前記クロック信号に応答して順次転送する第２の転送回路を備え、
    前記一の被測定チップの出力データと前記期待値パタン供給源からの期待値パタンとが一致するか否か比較する比較器を備えるとともに、
    前記残りの被測定チップの各々に対応して、前記被測定チップの出力データと前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する比較器を備え、
    一つのデータパタン供給源と一つの期待値パタン供給源にて、複数の被測定チップを並列にテスト自在としてなる、ことを特徴とする並列テスト回路。
11. 前記データパタン供給源と、クロック供給源と、前記期待値パタン供給源が、試験装置に含まれ、データパタン、クロック信号、期待値パタンが、いずれも、前記試験装置より供給される、ことを特徴とする請求項１０記載の並列テスト回路。
12. 前記データパタンと前記期待値パタンとが、前記第１の転送回路と前記第２の転送回路を、それぞれ、複数ビットを単位に、パラレルに転送される、ことを特徴とする請求項１、２、１０のいずれか一に記載の並列テスト回路。
13. 前記データパタンと前記期待値パタンとが、前記第１の転送回路と前記第２の転送回路とを、それぞれ、シリアルに転送され、
    前記第１の転送回路をシリアルに転送されるシリアルデータパタンを、所定ビット幅のパラレルデータパタンに変換する回路を、前記複数の被測定チップのそれぞれに対応して備え、
    前記第２の転送回路をシリアルに転送されるシリアル期待値パタンを、所定ビット幅のパラレル期待値パタンに変換する回路を、前記複数の被測定チップのぞれぞれに対応して備え、
    前記パラレルデータパタンを入力する前記被測定チップからの出力データの各ビットと、対応するパラレル期待値パタンの各ビットとが互いに一致するか比較する複数の比較器と、前記複数の比較器のうち１つでも不一致の場合、フェイルを出力する論理回路の組を、前記複数の被測定チップのそれぞれに対応して備えている、ことを特徴とする請求項１０記載の並列テスト回路。
14. 前記データパタンと前記期待値パタンとが前記第１の転送回路と前記第２の転送回路とを、それぞれ、シリアルに転送され、
    前記第１の転送回路内をシリアル転送されるシリアルデータパタンを、所定ビット幅のパラレルデータパタンに変換する回路を、予め定められた複数の被測定チップに対して共通に備え、
    前記第２の転送回路をシリアル転送されるシリアル期待値パタンを、所定ビット幅のパラレル期待値パタンに変換する回路を、予め定められた複数の被測定チップに対して共通に備え、
    前記パラレルデータパタンを入力する複数の被測定チップの各々に対して、前記被測定チップからの出力データの各ビットと、対応するパラレル期待値パタンの各ビットとが互いに一致するか比較する複数の比較器と、前記複数の比較器のうち１つでも不一致の場合、フェイルを出力する論理回路の組を、前記被測定チップに対応して備えている、ことを特徴とする請求項１０記載の並列テスト回路。
15. 入力されたクロック信号をバッファリングして前記第１の転送回路及び前記第２の転送回路にそれぞれ供給し、入力された分周クロック信号をバッファリングして前記シリアルデータパタンと前記シリアル期待値パタンをそれぞれパラレルに変換を行う回路、及び、前記被測定チップに、それぞれ供給するクロック分配回路を備えている、ことを特徴とする請求項１３又は１４記載の並列テスト回路。
16. シリアルに入力されたデータパタンをシリアルに出力するとともに、パラレルデータパタンに変換する第１の変換回路と、
    シリアルに入力された期待値パタンをシリアルに出力するとともに、パラレル期待値パタンに変換する第２の変換回路と、
    を備え、入力されたクロック信号はクロックバッファでバッファリングしてクロック供給先にそれぞれ分配され、
    被測定チップ又は回路は、前記第１の変換回路からのパラレルデータパタンを入力し、
    前記被測定チップ又は回路からの出力データの各ビットと、前記第２の変換回路からのパラレル期待値パタンの各ビットとが一致するか否か比較する複数の比較器と、
    前記複数の比較器のうち１つでも不一致の場合、フェイルを出力する論理回路と、
    を備えた半導体装置を、複数段縦続接続し、
    初段の前記半導体装置に関するデータパタンと、期待値パタンと、クロック信号は、試験装置から供給され、
    次段以降の前記半導体装置の各々に関するデータパタンと、期待値パタンと、クロック信号は、次段以降の前記半導体装置の各々の前の段の前記半導体装置から出力されるデータパタンと、期待値パタン、クロック信号がそれぞれ供給される、ことを特徴とする並列テスト回路。
17. シリアルに入力されたデータパタンをシリアルに出力するとともに、パラレルデータパタンに変換する第１の変換回路と、
    シリアルに入力された期待値パタンをシリアルに出力するとともに、パラレル期待値パタンに変換する第２の変換回路と、
    を備え、入力されたクロック信号はクロックバッファでバッファリングしてクロック供給先にそれぞれ分配され、
    被測定チップ又は回路は、前記第１の変換回路からのパラレルデータパタンを入力し、
    前記被測定チップ又は回路からの出力データの各ビットと、前記第２の変換回路からのパラレル期待値パタンの各ビットとが一致するか比較する複数の比較器と、
    前記複数の比較器のうち１つでも不一致の場合、フェイルを出力する論理回路と、
    を備えている、ことを特徴とする半導体装置。
18. 半導体ウェハ上の各半導体装置が、該半導体装置の１乃至４辺の少なくとも１つに関して隣の半導体装置との間で、データパタンと、期待値パタン、及び、クロック信号を転送する信号経路を有しており、
    前記半導体装置の１乃至４辺のうちの１つの信号経路を選択し、選択した方向の信号経路からのデータパタンと、期待値パタン、クロックの組を入力するセレクタと、
    前記セレクタで選択されたデータパタンと、クロック信号に基づき被測定回路が動作し、前記被測定回路の出力データを入力した期待値パタンと比較し、さらにデータパタンとクロック信号と期待値パタンとを、前記半導体装置の１乃至４辺の少なくとも１つに出力する選択データ転送回路を備え、
    半導体ウェハ上の一の半導体装置に、データパタンとクロック信号と期待値パタンを印加することで、前記一の半導体装置に隣接する半導体装置から、順次、周辺の他の半導体装置に、データパタンとクロック信号と期待値パタンが転送される、ことを特徴とする、半導体ウェハ上の並列テスト回路。
19. 完動品チップを備えたＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）を用いた並列テスト回路であって、
    前記完動品チップに供給されるデータパタンをクロック信号に応答して順次転送する第１の転送回路を備え、
    複数の被測定チップのうち一の被測定チップには、前記完動品チップに供給されるデータパタンが印加され、残りの被測定チップには、前記第１の転送回路の対応する段からのデータパタンが順次印加され、
    前記完動品チップからの出力データを、期待値パタンとして、クロック信号に応答して、順次転送する第２の転送回路を備え、
    前記一の被測定チップの出力データと、前記完動品チップからの出力データとが一致するか否か比較する比較器を備えるとともに、
    前記残りの被測定チップの各々に対応して、前記被測定チップの出力データと前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する比較器を備え、
    複数の被測定チップの並列テストを行う、ことを特徴とする並列テスト回路。
20. 複数の同一のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）コアを備えた半導体装置の並列テスト回路であって、
    一のＩＰコアに供給されるデータパタンをクロック信号に応答して順次転送する第１の転送回路を備え、
    複数の被測定ＩＰコアのうち一の被測定ＩＰコアには、前記一のＩＰコアに供給されるデータパタンが印加され、残りの被測定ＩＰコアには、前記第１の転送回路の対応する段からのデータパタンが順次印加され、
    前記一のＩＰコアからの出力データを期待値パタンとして、クロック信号に応答して順次転送する第２の転送回路を備え、
    前記一の被測定ＩＰコアの出力データと、前記一のＩＰコアからの出力データとが一致するか否か比較する比較器を備えるとともに、
    前記残りの被測定チップの各々に対応して、前記被測定ＩＰコアの出力データと前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する比較器を備えている、ことを特徴とする並列テスト回路。
21. 複数の被測定チップを並列にテストする方法であって、
    第１の転送回路にて、前記被測定チップへ印加するデータパタンを前段から受け後段に転送する工程と、
    第２の転送回路にて前記被測定チップの期待値パタンを前段から受け後段に転送する工程と、
    前記被測定チップの出力を対応する期待値パタンと比較する工程と、
    を含む、ことを特徴とするテスト方法。
22. データパタン供給源から供給されるデータパタンを第１の転送回路にてクロック信号に応答して順次転送する工程と、
    複数の被測定チップのうち一の被測定チップには、前記データパタン供給源からのデータパタンが印加され、残りの被測定チップには、前記第１の転送回路の対応する段からのデータパタンが順次印加される工程と、
    前記一の被測定チップからの出力を期待値パタンとして第２の転送回路にて前記クロック信号に応答して順次転送する工程と、
    前記残りの被測定チップの各々について、前記被測定チップの出力データと、前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する工程と、
    を含み、一のデータパタン供給源によって複数の被測定チップを並列にテスト自在としてなる、ことを特徴とするテスト方法。
23. クロック供給源からのクロック信号を受ける複数段のクロックバッファにより、前記複数の被測定チップ間で、被測定チップに印加されるクロック信号とデータパタンのタイミング関係が均一化されてなる、ことを特徴とする請求項２１又は２２記載のテスト方法。
24. 前記データパタン供給源とクロック供給源が試験装置に含まれ、前記一の被測定チップの出力は、前記試験装置に入力され、前記試験装置内のコンパレータで期待値パタンと比較される、ことを特徴とする請求項２２記載のテスト方法。
25. 前記一の被測定チップとして並列接続された複数の被測定チップを用意し、
    並列接続された前記複数の被測定チップには、前記データパタン供給源とクロック供給源からのデータパタンとクロック信号が、並列に供給される工程と、
    並列接続された前記複数の被測定チップの出力を受け、多数決をとり出力データが、期待値パタンとして、前記第２の転送回路に入力されて転送される工程と、
    を含む、ことを特徴とする請求項２２記載のテスト方法。
26. データパタン供給源からのデータパタンを第１の転送回路にてクロック信号に応答して順次転送する工程と、
    期待値パタン供給源からの期待値パタンを第２の転送回路にて前記クロック信号に応答して順次転送する工程と、
    複数の被測定チップのうち一の被測定チップには、前記データパタン供給源からのデータパタンが印加され、残りの被測定チップには、前記第１の転送回路の対応する段からデータパタンが順次印加される工程と、
    前記一の被測定チップの出力データと前記期待値パタン供給源からの期待値パタンとが一致するか否か比較する工程と、
    前記残りの被測定チップの各々について、前記被測定チップの出力データと前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する工程と、
    を含み、一つのデータパタン供給源と一つの期待値パタン供給源にて、複数の被測定チップを並列にテスト自在としてなる、ことを特徴とするテスト方法。
27. 前記データパタン供給源とクロック供給源と前記期待値パタン供給源が、試験装置に含まれ、データパタン、クロック信号、期待値パタンが、いずれも前記試験装置より供給される、ことを特徴とする請求項２６記載のテスト方法。
28. 前記データパタンと前記期待値パタンとが、前記第１の転送回路と前記第２の転送回路を、それぞれ、複数ビットを単位に、パラレルに転送される、ことを特徴とする請求項２２又は２６記載のテスト方法。
29. 前記データパタンと前記期待値パタンとが、前記第１の転送回路と前記第２の転送回路とを、それぞれ、シリアルに転送される工程と、
    前記複数の被測定チップのそれぞれについて、前記第１の転送回路内をシリアルに転送されるシリアルデータパタンを、所定ビット幅のパラレルデータパタンに変換する工程と、
    前記複数の被測定チップのそれぞれに対応して、前記第２の転送回路をシリアルに転送されるシリアル期待値パタンを、所定ビット幅のパラレル期待値パタンに変換する工程と、
    前記複数の被測定チップのそれぞれについて、前記パラレルデータパタンを入力する前記被測定チップからの出力データの各ビットと、対応するパラレル期待値パタンの各ビットとが互いに一致するか比較し、１つでも不一致の場合、フェイルを出力する工程と、
    を含む、ことを特徴とする請求項２６記載のテスト方法。
30. 前記データパタンと前記期待値パタンとが前記第１の転送回路と前記第２の転送回路とを、それぞれ、シリアルに転送される工程と、
    予め定められた複数の被測定チップに対して共通に、前記第１の転送回路内をシリアル転送されるシリアルデータパタンを、所定ビット幅のパラレルデータパタンに変換する工程と、
    予め定められた複数の被測定チップに対して共通に、前記第２の転送回路をシリアル転送されるシリアル期待値パタンを、所定ビット幅のパラレル期待値パタンに変換する工程と、
    前記複数の被測定チップのそれぞれについて、前記パラレルデータパタンを入力する複数の被測定チップの各々に対して、前記被測定チップからの出力データの各ビットと、対応するパラレル期待値パタンの各ビットとが互いに一致するか比較し、１つでも不一致の場合、フェイルを出力する工程と、
    を含む、ことを特徴とする請求項２６記載のテスト方法。
31. ダイシング工程前の半導体ウェハ上の各半導体装置に、該半導体装置の１乃至４辺の少なくとも１つに関して隣の半導体装置との間でデータパタンと、期待値パタン、及び、クロック信号を転送する信号経路を設けておき、
    前記半導体装置の１乃至４辺のうちの１つの信号経路を選択し、選択した方向の信号経路からのデータパタンと、期待値パタン、クロックの組を入力する工程と、
    前記選択されたデータパタンとクロック信号に基づき被測定回路を動作させ、前記被測定回路の出力データを入力した前記期待値パタンと比較し、さらに、前記データパタンとクロック信号と前記期待値パタンとを前記半導体装置の１乃至４辺の少なくとも１つに出力する工程と、
    を含み、前記半導体ウェハ上の一の半導体装置に、データパタンとクロック信号と期待値パタンを印加することで、前記一の半導体装置に隣接する半導体装置から、順次、周辺の他の半導体装置に、データパタンとクロック信号と期待値パタンが転送される、ことを特徴とする、半導体装置のテスト方法。
32. 完動品チップを有するＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）を用いたテスト方法であって、
    前記完動品チップに供給されるデータパタンを第１の転送回路にてクロック信号に応答して順次転送する工程と、
    前記完動品チップからの出力データを第２の転送回路にて期待値パタンとして、クロック信号に応答して順次転送する工程と、
    複数の被測定チップのうち一の被測定チップには、前記完動品チップに供給されるデータパタンが印加され、残りの被測定チップには、前記第１の転送回路の対応する段からのデータパタンが印加される工程と、
    前記一の被測定チップの出力データと、前記完動品チップからの出力データとが一致するか否か比較する工程と、
    前記残りの被測定チップの各々に対応して、前記被測定チップの出力データと前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する工程と、
    を含み、複数の被測定チップの並列テストを行う、ことを特徴とするテスト方法。
33. 複数の同一のＩＰコアを備えた半導体装置のテスト方法であって、
    一のＩＰコアに供給されるデータパタンを第１の転送回路にてクロック信号に応答して順次転送する工程と、
    前記一のＩＰコアからの出力データを期待値パタンとして第２の転送回路にてクロック信号に応答して順次転送する工程と、
    複数の被測定ＩＰコアのうち一の被測定ＩＰコアには、前記一のＩＰコアに供給されるデータパタンが印加され、残りの被測定ＩＰコアには、前記第１の転送回路の対応する段からのデータパタンが印加される工程と、
    前記一の被測定ＩＰコアの出力データと、前記一のＩＰコアからの出力データとが一致するか否か比較する工程と、
    前記残りの被測定チップの各々に対応して、前記被測定ＩＰコアの出力データと前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する工程と、
    を含む、ことを特徴とするテスト方法。
34. 前記複数の被測定チップと、前記データパタンの転送回路部とを分離し、
    前記転送回路部からのデータパタンは、非接触インタフェースを介して、前記複数の被測定チップにそれぞれ供給される、ことを特徴とする請求項１乃至４、８、１０、１３、１４及び１９のいずれか１項に記載の並列テスト回路。
35. 前記複数の被測定チップと、前記期待値パタンの転送回路部とを分離し、
    前記被測定チップの出力を前記期待値パタンと比較する比較器を前記転送回路部側に配設し、
    前記比較器は、前記被測定チップからの出力パタンを非接触インタフェースを介して受ける、ことを特徴とする請求項３４に記載の並列テスト回路。
36. 前記複数の被測定チップと、前記データパタン及び期待値パタンを転送する転送回路部とを分離し、
    前記データパタン及び期待値パタンは、非接触インタフェースを介して複数の被測定チップ側にそれぞれ供給され、
    前記被測定チップの出力と前記期待値パタンとを比較する比較部が、前記複数の被測定チップが設けられる側に配設されている、ことを特徴とする請求項１乃至４、８、１０、１３、１４及び１９のいずれか１項に記載の並列テスト回路。
37. 前記複数の被測定チップと、前記データパタンの転送回路部とを分離し、
    前記転送回路部からのデータパタンを、非接触インタフェースを介して、前記複数の被測定チップにそれぞれ供給する、ことを特徴とする請求項２１乃至２３、２５、２６、２９、３０及び３２のいずれか１項に記載のテスト方法。
38. 前記複数の被測定チップと、前記期待値パタンの転送回路部とを分離し、
    前記転送回路部側に配設された比較部が、前記被測定チップの出力を非接触インタフェースを介して受け、対応する期待値パタンと比較する、ことを特徴とする請求項３７に記載のテスト方法。
39. 前記複数の被測定チップと、前記データパタン及び期待値パタンを転送する転送回路部とを分離し、
    前記データパタン及び期待値パタンを、非接触インタフェースを介して複数の被測定チップ側にそれぞれ供給し、
    前記複数の被測定チップが設けられる側に配設されている比較部で、前記被測定チップの出力と対応する期待値パタンとを比較する、ことを特徴とする請求項２１乃至２３、２５、２６、２９、３０及び３２のいずれか１項に記載のテスト方法。
    

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