JP5151988B2 - テスト回路と方法並びに半導体装置 - Google Patents

Description

［関連出願の記載］
本発明は、日本国特許出願：特願２００６−３０５０７６号（２００６年１１月１０日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、テスト回路と方法並びに半導体装置に関する。

半導体デバイスの微細化（トランジスタのディメンジョンのシュリンク）によるチップの大規模化、高密度化により、選別テスト時間（前工程でのウェハテスト、及びパッケージ工程後のファイナルテスト等）が増大し、テストコストが増大し、製品コストの低減を困難としている。チップの大規模化はチップ内のトランジスタ数の増大を意味し、組み合わせ数が増大する。高密度化は単位面積あたりのトランジスタ数の増加を意味し、単位面積あたりの欠陥確率が増加し、また、物理現象が複雑となり、欠陥の種類も増加する。さらに、高集積化と高機能化により、ＡＴＰＧ（自動パタン生成）等によるテストパタンの作成も長時間を要する。

テスト時間の短縮のために、例えば図４に示すように、複数の被測定チップ（被試験デバイス；Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ；「ＤＵＴ」ともいう）を並列にテストする手法が、従来より用いられている。テスタ（試験装置）１（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｅｑｕｉｐｍｅｎｔ）の複数の入出力ポート（ドライバとコンパレータの組、Ｉ／Ｏチャネル、Ｉ／Ｏピンともいう）を複数に区分し、それぞれの区分毎に、被測定デバイスを接続し一台のテスタ１で複数の被測定チップ１０−１〜１０−３を同時に並列テストする。ファンクショナルテスト時において、複数の被測定チップ１０−１〜１０−３には、別々の区分のドライバ（不図示）から並列にテストパタン（フォースパタン）が供給され、複数の被測定チップ１０−１〜１０−３からの出力は各区分のコンパレータにて期待値パタンと並列に比較され、良（パス）／不良（フェイル）が判定される。

なお、後述される本発明で用いられるＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）に関して、例えば特許文献１の記載が参照される。特許文献１には、ＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）と、ＢＯＳＴという試験用チップを使用してパターン依存試験、タイミング依存試験が行われる構成が開示されている。特許文献１に記載された発明は、被測定チップと、試験用チップとを並列試験するものではない。

特開２００３−１６７９９号公報

上記特許文献１の開示事項は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明によって与える。
図４に示した構成においては、並列テストの個数を増やす場合、テスタの入出力ポートが増加する。テスタの入出力ポートの数の制限により、並列テストの個数には限界がある。

また、半導体デバイスの高機能化により、テストパタンの作成も困難となり、且つ長時間を要する。特に、出荷後の半導体デバイス（顧客の装置に実装後）の実際の稼動条件に対応したテストパタンの作成は、多くの場合、顧客側の仕様が不明であることから、実質的に不可能である。

したがって、本発明の目的は、装置に実装後のチップを用いて実動作に対応した被測定チップのテストを行うテスト回路と方法を提供することにある。

また、本発明の他の目的は、並列テストを容易化するテスト回路と方法を提供することにある。

本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。

本発明の１つのアスペクト（側面）に係るテスト回路は、ＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）内のチップ（「完動品チップ」ともいう）に印加されるデータパタンを併せて被測定チップにも印加する手段と、前記被測定チップからの出力データと、前記ＢＯＳＴ内のチップからの出力データとが一致するか否か比較する手段と、を備えている。

本発明においては、チップを実装したＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）と、被測定チップへ印加するデータパタンを前段から受け後段に転送する第１の転送回路と、前記被測定チップの期待値パタンを前段から受け後段に転送する第２の転送回路と、を備え、前記被測定チップの出力は、前記被測定チップに対応して設けられた比較器にて、対応する期待値パタンと比較され、前記データパタンとして前記ＢＯＳＴ内の前記チップに与えるパタンを用い、前記期待値パタンとして前記ＢＯＳＴ内の前記チップの出力パタンを用いている。

本発明においては、前記第１の転送回路は、前記ＢＯＳＴ内の前記チップに印加されるデータパタンをクロック信号に応答して順次転送し、複数の被測定チップのうち一の被測定チップには、前記ＢＯＳＴ内の前記チップに印加されるデータパタンが印加され、残りの被測定チップの各々には、前記第１の転送回路の対応する段からのデータパタンが印加され、前記第２の転送回路は、前記ＢＯＳＴ内の前記チップからの出力データを、期待値パタンとして、クロック信号に応答して順次転送し、前記一の被測定チップの出力データと、前記ＢＯＳＴ内の前記チップからの出力データとが一致するか否か比較する比較器を備えるとともに、前記残りの被測定チップの各々に対応して、前記被測定チップの出力データと前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する比較器を備えている。

本発明においては、前記ＢＯＳＴ内の前記チップに与えるクロック信号を受け、前記複数の被測定チップ、前記第１及び第２の転送回路に、それぞれクロック信号を供給するクロック分配回路を備え、前記複数の被測定チップ間で、被測定チップに印加されるクロック信号とデータパタンのタイミング関係が均一化されている。

本発明においては、前記第１の転送回路は、複数のフリップフロップを縦続接続して構成され、前記第２の転送回路は、複数のフリップフロップを縦続接続して構成され、クロック供給源からのクロック信号を受ける、縦続接続された複数のクロックバッファを備え、前記複数の被測定チップ、前記第１の転送回路及び前記第２の転送回路の各段のフリップフロップには、対応する段のクロックバッファから出力されるクロック信号が供給される。

本発明の他アスペクト（側面）に係る回路は、複数のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）コアを備えた半導体装置のテスト回路であって、一のＩＰコアに印加されるデータパタンを被測定ＩＰコアにも併せて印加する手段と、前記一のＩＰコアからの出力データと前記被測定ＩＰコアからの出力データが一致するか否か比較する手段と、を備えている。

本発明においては、複数のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）コアを備えた半導体装置のテスト回路であって、被測定ＩＰコアへ印加するデータパタンを前段から受け後段に転送する第１の転送回路と、前記被測定ＩＰコアの期待値パタンを前段から受け後段に転送する第２の転送回路と、を備え、前記被測定ＩＰコアの出力は、前記被測定ＩＰコアに対応して設けられた比較器にて、対応する期待値パタンと比較され、
前記データパタンとして予め定められた一のＩＰコアに与えるパタンを用い、前記期待値パタンとして前記一のＩＰコアの出力パタンと、を用いている。

本発明においては、前記第１の転送回路は、前記一のＩＰコアに供給されるデータパタンをクロック信号に応答して順次転送し、
複数の被測定ＩＰコアのうち一の被測定ＩＰコアには、前記一のＩＰコアに供給されるデータパタンが印加され、残りの被測定ＩＰコアの各々には、前記第１の転送回路の対応する段からのデータパタンが順次印加され、
前記第２の転送回路は、前記一のＩＰコアからの出力データを、期待値パタンとして、クロック信号に応答して順次転送し、
前記一の被測定ＩＰコアの出力データと、前記一のＩＰコアからの出力データとが一致するか否か比較する比較器を備えるとともに、
前記残りの被測定ＩＰコアの各々に対応して、前記被測定ＩＰコアの出力データと前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する比較器を備えている。

本発明においては、前記一のＩＰコアに与えるクロック信号を受け、前記複数の被測定ＩＰコア、前記第１及び第２の転送回路に、それぞれクロック信号を供給するクロック分配回路を備え、前記複数の被測定ＩＰコア間で、被測定ＩＰコアに印加されるクロック信号とデータパタンのタイミング関係が均一化されている。

本発明において、前記第１の転送回路は、複数のフリップフロップを縦続接続して構成され、前記第２の転送回路は、複数のフリップフロップを縦続接続して構成され、前記一のＩＰコアに与えるクロック信号を受ける、縦続接続された複数のクロックバッファを備え、前記複数の被測定ＩＰコア、前記第１の転送回路及び前記第２の転送回路の各段のフリップフロップには、対応する段のクロックバッファから出力されるクロック信号が供給される。

本発明の他のアスペクトに係る方法は、ＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）内のチップに印加されるデータパタンを被測定チップにも併せて印加する工程と、
前記被測定チップからの出力データと、前記ＢＯＳＴのチップからの出力データとが一致するか否か比較する工程と、を含む。

本発明においては、第１の転送回路にて、前記ＢＯＳＴ内のチップに供給されるデータパタンをクロック信号に応答して順次転送する工程と、
複数の被測定チップのうち一の被測定チップには、前記ＢＯＳＴ内の前記チップに供給されるデータパタンが印加され、残りの被測定チップの各々には、前記第１の転送回路の対応する段からのデータパタンが印加される工程と、
前記第２の転送回路にて、前記ＢＯＳＴ内の前記チップからの出力データを、期待値パタンとして、クロック信号に応答して順次転送する工程と、
前記一の被測定チップの出力データと、前記ＢＯＳＴ内の前記チップからの出力データとが一致するか否か比較し、前記残りの被測定チップの各々に対応して、前記被測定チップの出力データと前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する工程と、含む。

本発明の他のアスペクトに係る方法は、複数のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）コアを備えた半導体装置のテスト方法であって、
一のＩＰコアに印加されるデータパタンを被測定ＩＰコアにも併せて印加する工程と、
前記一のＩＰコアからの出力データと前記被測定ＩＰコアからの出力データが一致するか否か比較する工程と、を含む。

本発明において、第１の転送回路にて、前記一のＩＰコアに供給されるデータパタンをクロック信号に応答して順次転送する工程と、
複数の被測定ＩＰコアのうち一の被測定ＩＰコアには、前記一のＩＰコアに供給されるデータパタンが印加され、残りの被測定ＩＰコアの各々には、前記第１の転送回路の対応する段からのデータパタンが順次印加される工程と、
前記第２の転送回路にて、前記一のＩＰコアからの出力データを、期待値パタンとして、クロック信号に応答して順次転送する工程と、
前記一の被測定ＩＰコアの出力データと、前記一のＩＰコアからの出力データとが一致するか否か比較し、前記残りの被測定ＩＰコアの各々に対応して、前記被測定ＩＰコアの出力データと前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する工程と、を含む。

本発明によれば、チップを実装した装置を実動作させた状態にて、ファンクショナルテストを行うことができる。本発明によれば、テストパタンの生成を不要としている。さらに、本発明によれば、並列テストを容易化している。

本発明の第１の実施例の構成を示す図である。 本発明の第１の実施例を説明するための図である。 本発明の第２の実施例の構成を示す図である。 並列テストを説明する図である。

符号の説明

１ テスタ（試験装置）
２ チップ
３ ＢＯＳＴ
４ ＩＰコア
４−１、４−２ 被測定ＩＰコア
５ 基本動作部分
１０ チップ（完動品チップ）
１０−１、１０−２ 被測定チップ
１１−１、１１−２ Ｆ／Ｆ
１２−１、１２−２ Ｆ／Ｆ
１３−１、１３−２ クロックバッファ
１４−１、１４−２ 比較器（ＥＸＯＲ）

前記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明は、一の実施の形態において、ＢＯＳＴ（３）内の完動品チップ（１０）に供給されるデータパタンをＢＯＳＴから引き出し、該データパタンをクロック信号に応答して順次転送する第１の転送回路（１１−１、１１−２・・・）を備え、完動品チップ（１０）からの出力データをＢＯＳＴから引き出し、該出力データを期待値パタンとして、クロック信号に応答して順次転送する第２の転送回路（１２−１、１２−２・・・）を備えている。完動品チップ（１０）に印加されるデータパタンは、一の被測定チップ（１０−１）にも併せて印加される。他の被測定チップ（１０−２・・・）には、第１の転送回路（１１−１、１１−２・・・）の対応する段からのデータパタンが印加される。一の被測定チップ（１０−１）の出力データと、完動品チップ（１０）からの出力データとが一致するか否か比較する比較器（１４−１）を備え、他の被測定チップ（１０−２・・・）の各々に対応して、前記他の被測定チップの各々の出力データと第２の転送回路（１２−１、１２−２・・・）の対応する段からの期待値パタンとが一致するか否か比較する比較器（１４−２・・・）を備えている。

また本発明は、他の実施の形態において、複数の同一のＩＰコアを備えた半導体装置において、一つのＩＰコア（４）に与えるデータパタンをクロック信号に応答して順次転送する第１の転送回路（１１−１、１１−２・・・）を備え、一つのＩＰコア（４）からの出力データを、期待値パタンとして、クロック信号に応答して順次転送する第２の転送回路（１２−１、１２−２・・・）を備えている。ＩＰコア（４）に供給されるデータパタンは、一の被測定ＩＰコア（４−１）に併せて印加される。他の被測定ＩＰコア（４−２・・・）には、第１の転送回路（１１−１、１１−２・・・）の対応する段からのデータパタンが印加され、一の被測定ＩＰコア（４−１）の出力データと、ＩＰコア（４）からの出力データとが一致するか否か比較する比較器（１４−１）を備え、他の被測定チップ（４−２・・・）の各々に対応して、前記他の被測定ＩＰコアの各々の出力データと第２の転送回路（１２−１、１２−２・・・）の対応する段からの期待値パタンとが一致するか否か比較する比較器（１４−２・・・）を備えている。以下実施例に即して説明する。

図１は、本発明の第１の実施例の構成を示す図である。図１を参照すると、完動品チップ１０を含むＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）３を備えている。ＢＯＳＴでは、実際のユーザの使用条件等にしたがって、ＢＯＳＴ装置に実装されたチップ（「完動品チップ」という）１０を動作させ、テストを行う。

ＢＯＳＴ３の完動品チップ１０に与えられるデータ信号（ｎビットパラレルのデータパタン）は、ＢＯＳＴ３から引き出され、被測定チップ１０−１の入力端子に入力されるとともに、Ｄ型フリップフロップ（以下、「Ｆ／Ｆ」と略記する）１１−１のデータ入力端子Ｄに入力される。ビット幅ｎのデータ信号に対応してＦ／Ｆ１１−１はｎビット分並設されており（図では省略して１個のみ示す）、例えばクロックの立ち上がりエッジでデータ入力端子Ｄのデータ信号をサンプルしデータ出力端子Ｑから出力し、Ｄ型レジスタともいう。他のＦ／Ｆ１１−２も同様である。

ＢＯＳＴ３の完動品チップ１０に与えられるクロック信号は、ＢＯＳＴ３から引き出され、クロックバッファ１３−１の入力端子に入力され、クロックバッファ１３−１からの出力クロックは、被測定チップ１０−１に入力されるとともに、次段のクロックバッファ１３−２の入力端子に入力される。

ＢＯＳＴ３の完動品チップ１０の出力（ｍビット）は、ＢＯＳＴ３から引き出され、Ｄ型フリップフロップ（以下、「Ｆ／Ｆ」と略記する）１２−１のデータ入力端子Ｄに入力されとともに、比較器１４−１の一の入力端子（ｍビット）に入力される。被測定チップ１０−１の出力（ｍビット）は、比較器１４−１の他方の入力端子（ｍビット）に入力される。比較器１４−１は、完動品チップ１０の出力（ｍビット）と、被測定チップ１０−２の出力データ（ｍビット）とが一致するか否か比較する。

Ｆ／Ｆ１２−１のクロック入力端子には、クロックバッファ１３−１からの出力クロックが入力される。なお、Ｆ／Ｆ１２−１は、ｍビット分並設されており（図では省略して１個のみ示す）、例えばクロックの立ち上がりエッジでデータ入力端子Ｄのデータ信号をサンプルしデータ出力端子Ｑから出力し、Ｄ型レジスタともいう。他のＦ／Ｆ１２−２も同様である。

Ｆ／Ｆ１１−１のデータ出力端子Ｑからのｎビットパラレルのデータ信号は、被測定チップ１０−２の入力端子に入力されるとともに、次段のＦ／Ｆ１０−２のデータ入力端子Ｄに入力される。

クロックバッファ１３−２からの出力クロックは、被測定チップ１０−２に入力されるとともに、次段のクロックバッファ（不図示）の入力端子に入力される。

Ｆ／Ｆ１２−１のデータ出力端子Ｑからのｍビットパラレルの期待値は、次段のＦ／Ｆ１２−２のデータ入力端子Ｄに入力されるとともに、比較器１４−２の一の入力端子（ｍビット）に入力され、被測定チップ１０−２の出力（ｍビット）は、比較器１４−２の他方の入力端子（ｍビット）に入力される。比較器１４−２は、Ｆ／Ｆ１２−１からの期待値パタン（ｍビット）と、被測定チップ１０−２の出力データ（ｍビット）とが一致するか否か比較する。特に制限されないが、比較器１４−１、１４−２は、不一致のとき（比較される２つのｍビット入力のうち、１ビットでも不一致の場合）、ｈｉｇｈレベルの信号を出力する。

クロックバッファ１３−２からの出力クロックは、Ｆ／Ｆ１２−２のクロック入力端子に入力される。

なお、比較器１４−１、１４−２は、図１では、排他的論理和（ＥＸＯＲ）回路１つで示されているが、被測定チップ１０−２の出力（ｍビット）と期待値パタン（ｍビット）の対応する１ビット同士を比較する排他的論理和（ＥＸＯＲ）回路をｍ個備え、ｍ個の排他的論理和（ＥＸＯＲ）回路の論理和演算を出力とするＯＲ回路から構成される。比較器１４−２も同様の構成とされる。

Ｆ／Ｆ１１−２のデータ出力端子Ｑからのｎビットパラレルのデータ信号は、次段の被測定チップ（不図示）の入力端子に入力されるとともに、次段のＦ／Ｆ（不図示）のデータ入力端子に入力される。

このように、本実施例においては、複数の被試験チップへ印加するパタン（フォースパタン）として、ＢＯＳＴ３の完動品チップ１０へ印加されるデータパタンを用い、Ｆ／Ｆ１１−１、１１−２、・・・をカスケード接続した転送回路を介して、１クロック毎に、順次、被測定チップの入力端子に、該データパターンが伝達するように制御する。そして、ＢＯＳＴ３の完動品チップ１０の出力よりなる期待値パタンを、Ｆ／Ｆ１２−１、１２−２、・・・をカスケード接続した転送回路を介して順次伝達し、転送回路の各段において、該各段に対応する被測定チップに関する期待値パタンとして比較器に供給される。

被測定チップのパス／フェイルは、該被測定チップの出力を入力とする比較器１４−１、１４−２、・・・で検出することができる。

図２は、本実施例の動作を説明する図である。図２（Ａ）は、図１の回路構成において、信号名を付したものである。図２（Ｂ）は、図２（Ａ）の信号の動作波形の一例を示すタイミング図である。

ＣＬＫはＢＯＳＴ３から引き出されたクロック信号であり、ＢＯＳＴ３内の完動品チップ１０に与えられるクロック信号である。

ＴＩ０は、ＢＯＳＴ３の出力（ｎビットのデータパタン）であり、完動品チップ１０に与えられるデータパタンである。クロックサイクル０、１、２、３、４、５、・・・で、Ａ０、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、・・・と出力される。

ＴＯ０は、ＢＯＳＴ３の出力（ｍビットの期待値パタン）である。クロックサイクル１、２、３、４、５、・・・で、Ｂ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４、・・・と出力される。

ＣＯ０は、被測定チップ１０−１の出力（ｍビット）である。クロックサイクル１、２、３、４、５・・・で、Ｃ００、Ｃ０１、Ｃ０２、Ｃ０３、Ｃ０４、・・・と出力される。

ＴＩ１は、Ｆ／Ｆ１１−１の出力（ｎビット）であり、ＴＩ０から１サイクルおくれて、クロックサイクル１、２、３、４、５、・・・で、Ａ０、Ａ１、Ａ２、Ａ３、Ａ４、・・・と出力される。

ＴＯ１は、Ｆ／Ｆ１２−１の出力（ｍビット）である。クロックサイクル２、３、４、５、・・・で、Ｂ０、Ｂ１、Ｂ２、Ｂ３、・・・と出力される。

ＣＯ１は、被測定チップ１０−２の出力（ｍビット）である。サイクル２、３、４、５、・・・でＣ１０、Ｃ１１、Ｃ１２、Ｃ１３、・・・と出力される。

クロックサイクル０において、ＢＯＳＴ３からＡ０が被測定チップ１０−１に入力され、次のクロックサイクル１で被測定チップ１０−１からＣ００が出力される。クロックサイクル１において、被測定チップ１０−１の出力データＣ００は、ＢＯＳＴ３からの期待値Ｂ０と比較され、比較結果Ｒ００を出力する。またクロックサイクル１において、ＢＯＳＴ３からＡ１が被測定チップ１０−１に入力され、Ｆ／Ｆ１１−１からの出力Ａ０が被測定チップ１０−２に入力される。

次のクロックサイクル２において、被測定チップ１０−１から、Ａ１の応答として出力Ｃ０１が出力され、ＢＯＳＴ３からの期待値Ｂ１と比較器１４−１で比較される。またＡ２がＢＯＳＴ３から被測定チップ１０−１に入力され、Ｆ／Ｆ１１−１からの出力Ａ１が被測定チップ１０−２に入力される。被測定チップ１０−２から、Ａ０の応答として出力Ｃ１０が出力され、Ｃ１０は、Ｆ／Ｆ１２−１からの出力である期待値Ｂ０と比較器１４−２で比較される。以下同様に、ＢＯＳＴ３からデータパタンと期待値パタンが供給され、各比較器１４−１、１４−２、・・・で良否判定が行われる。

本実施例によれば、１つのＢＯＳＴにて、複数の被測定チップを並列にテストすることができる。また本実施例によれば、被測定チップと、データを転送する回路（１１−１、１１−２、・・・）、及び、期待値パタンを転送する回路（１２−１、１２−２、・・・）にクロックを与えるクロックバッファ（１３−１、１３−２、１３−２、・・・）よりなるクロック分配回路を備えたため、各被測定チップにおけるクロック信号と、印加されるデータパタンとのタイミング位相は、完動品チップ１０、及び複数の被測定チップ１０−１、１０−２・・・間でほぼ均等とされる。すなわち、クロック分配回路により、クロック波形鈍り等は回避され、高いテスト周波数でのファンクショナルテストを可能としており、本発明の特徴の１つをなしている。

そして、本実施例によれば、１つのＢＯＳＴで、複数のチップのテストを行うことができる。

本実施例において、被測定チップをＢＴ（Ｂｕｒｎ−ｉｎ Ｔｅｓｔ）装置でテストするようにしてよい。この場合、被測定チップ１０−１、１０−２、・・・、Ｆ／Ｆ１１−１、１１−２、・・・、Ｆ／Ｆ１２−１、１２−２、・・・、クロックバッファ１３−１、１３−２、・・・、比較器１４−１、１４−２、・・・は、バーンインボード（不図示）に搭載される。比較器１４−１、比較器１４−２、・・・の出力は、不図示のバーンインテスタ（不図示）に入力するようにしてもよい。

本実施例によれば、ＢＯＳＴ３に電源を供給し、完動品チップ１０が動作させるだけで、被測定チップ１０−１、１０−２、・・・のテストを行うことも可能である。

また、被測定チップ１０−１、１０−２、・・・を搭載したテストボード（不図示）等に、比較器１４−１、比較器１４−２、・・・の出力がフェイルを示すとき、点灯するＬＥＤ（不図示）等を備え、パス／フェイルの選別を行うようにしてもよい。

あるいは、ＢＯＳＴ３の制御をテスタ（不図示）の電源、入出力ポート（チャネル）を用いて行い、比較器１４−１、比較器１４−２、・・・での比較結果を、テスタ（不図示）に入力するようにしてもよい。あるいは、変形例として、テスタ（不図示）から完動品チップ１０にデータパタンを印加するようにしてもよい。

次に、本発明の第２の実施例を説明する。図３は、本発明の第２の実施例の構成を示す図である。図３（Ｂ）を参照すると、半導体装置（チップ）２内に複数の同一構成のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）を含む場合、１つのＩＰコア４と被測定ＩＰコア４−１のテスト結果を比較して不良を検出することができる。

図３（Ａ）を参照すると、本実施例は、ＩＰコア４と、図１の前記実施例で説明したテスト回路の構成とを組み合わせたものであり、本実施例において、図１の被測定チップは、被測定ＩＰコアとされる。基本動作部分５のＩＰコア４に入力されるデータパタン（ｎビット）をＩＰコア４−１にも印加し、それぞれの出力（ｍビット）を、比較器１４−１で比較して、良否判定を行う。ＩＰコア４−１に印加されたデータパタンは、クロックバッファ１３−１の立ち上がりエッジに同期してＦ／Ｆ１１−１によりサンプルされ、データ出力端子Ｑより出力される。したがって、ＩＰコア４−２には、ＩＰコア４−１に印加されたデータパタンと同一のデータパタンが、Ｆ／Ｆ１１−１により、１クロックサイクル遅れて印加され、ＩＰコア４−２の出力パタンと、ＩＰコア４の出力をＦ／Ｆ１２−１でサンプルしたパタンとを比較器１４−２で比較して良否判定を行う。比較器１４−１、１４−２・・・の出力はそのまま外部に出力してもよいし、あるいは、１ビットに圧縮してパス／フェイル情報として、外部に出力してもよい。

半導体チップ２を電源投入して動作させた状態で、ＩＰコア４に入力されるデータパタンをＩＰコア４−１に印加してもよい。

あるいは、基本動作部分５のＩＰコア４に、外部からデータパタンを供給し、比較器１４−１、比較器１４−２での比較結果をテスタ（不図示）に入力するようにしてもよい。

図３（Ｂ）に示したように、複数の同一構成のＩＰコアを備えた半導体装置について、複数のＩＰコアを、図４のような形態（ただし、図４の被測定チップをＩＰコアとする）で、そのままパラレルにテストする場合、テスタの入出力ポート（チャネル）の数の制限から、全てのＩＰコアを並列にテストすることは不可能となる場合がある。この場合、通常、複数のＩＰコアを所定数毎にグループ分けして各グループ毎に、並列テストすることになる。例えばチップ（半導体装置）２内の６個のＩＰコアを２つごとに３つのグループに分け、３つのグループの各々についてそれぞれ並列テストを行うものとすると、テスト時間は、６個並列テストの場合の３倍となる。すなわち、テスト時間が増大する。

これに対して、本実施例によれば、テスタの入出力ポートとしては、１個のＩＰコアのピン数に対応する個数分で足り、複数のＩＰコアの並列テストが行えるため、必要とされるテスタリソースの増大を抑えながら、テスト時間の短縮を図ることを可能としており、その実用的価値は極めて高い。

本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。

Claims (11)

1. ＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）内に実装されたチップに印加されるデータパタンを被測定チップにも併せて印加し、前記被測定チップからの出力データと、前記ＢＯＳＴ内のチップからの出力データとが一致するか否か比較するテスト回路であって、
   前記被測定チップへ印加するデータパタンを前段から受け後段に転送する第１の転送回路と、
   前記被測定チップの期待値パタンを前段から受け後段に転送する第２の転送回路と、
   を備え、
   前記被測定チップの出力は、前記被測定チップに対応して設けられた比較器にて、対応する期待値パタンと比較され、
   前記データパタンとして、前記ＢＯＳＴ内の前記チップに与えるパタンを用い、
   前記期待値パタンとして、前記ＢＯＳＴ内の前記チップの出力パタンを用い、
   前記第１の転送回路は、前記ＢＯＳＴ内の前記チップに印加されるデータパタンをクロック信号に応答して順次転送し、
   複数の被測定チップのうち一の被測定チップには、前記ＢＯＳＴ内の前記チップに印加されるデータパタンが印加され、残りの被測定チップの各々には、前記第１の転送回路の対応する段からのデータパタンが印加され、
   前記第２の転送回路は、前記ＢＯＳＴ内の前記チップからの出力データを、期待値パタンとして、クロック信号に応答して順次転送し、
   前記一の被測定チップの出力データと、前記ＢＯＳＴ内の前記チップからの出力データとが一致するか否か比較する比較器を備えるとともに、
   前記残りの被測定チップの各々に対応して、前記被測定チップの出力データと前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する比較器を備えている、ことを特徴とするテスト回路。
2. 前記ＢＯＳＴ内の前記チップに与えるクロック信号を受け、前記複数の被測定チップ、前記第１の転送回路及び前記第２の転送回路に、それぞれクロック信号を供給するクロック分配回路を備え、前記複数の被測定チップ間で、被測定チップに印加されるクロック信号とデータパタンのタイミング関係が均一化されてなる、ことを特徴とする請求項１記載のテスト回路。
3. 前記第１の転送回路は、複数のフリップフロップを縦続接続して構成され、
   前記第２の転送回路は、複数のフリップフロップを縦続接続して構成され、
   クロック供給源からのクロック信号を受ける、縦続接続された複数のクロックバッファを備え、
   前記複数の被測定チップ、前記第１の転送回路及び前記第２の転送回路の各段のフリップフロップには、対応する段のクロックバッファから出力されるクロック信号が供給される、ことを特徴とする請求項１記載のテスト回路。
4. ＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）内に実装されたチップに印加されるデータパタンを被測定チップにも併せて印加し、前記被測定チップからの出力データと、前記ＢＯＳＴ内のチップからの出力データとが一致するか否か比較するテスト回路であって、
   前記被測定チップへ印加するデータパタンを前段から受け後段に転送する第１の転送回路と、
   前記被測定チップの期待値パタンを前段から受け後段に転送する第２の転送回路と、
   を備え、
   前記被測定チップの出力は、前記被測定チップに対応して設けられた比較器にて、対応する期待値パタンと比較され、
   前記データパタンとして、前記ＢＯＳＴ内の前記チップに与えるパタンを用い、
   前記期待値パタンとして、前記ＢＯＳＴ内の前記チップの出力パタンを用い、
   前記第１の転送回路は、複数のフリップフロップを縦続接続して構成され、
   前記第２の転送回路は、複数のフリップフロップを縦続接続して構成され、
   クロック供給源からのクロック信号を受ける、縦続接続された複数のクロックバッファを備え、
   前記複数の被測定チップ、前記第１の転送回路及び前記第２の転送回路の各段のフリップフロップには、対応する段のクロックバッファから出力されるクロック信号が供給される、ことを特徴とするテスト回路。
5. 複数のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）コアを備えた半導体装置のテストにあたり、一のＩＰコアに印加されるデータパタンを被測定ＩＰコアにも併せて印加し、前記一のＩＰコアからの出力データと前記被測定ＩＰコアからの出力データが一致するか否か比較するテスト回路であって、
   前記被測定ＩＰコアへ印加するデータパタンを前段から受け後段に転送する第１の転送回路と、
   前記被測定ＩＰコアの期待値パタンを前段から受け後段に転送する第２の転送回路と、
   を備え、
   前記被測定ＩＰコアの出力は、前記被測定ＩＰコアに対応して設けられた比較器にて、対応する期待値パタンと比較され、
   前記データパタンとして、予め定められた一のＩＰコアに与えるパタンを用い、
   前記期待値パタンとして、前記一のＩＰコアの出力パタンを用い、
   前記第１の転送回路は、前記一のＩＰコアに印加されるデータパタンをクロック信号に応答して順次転送し、
   複数の被測定ＩＰコアのうち一の被測定ＩＰコアには、前記一のＩＰコアに印加されるデータパタンが印加され、残りの被測定ＩＰコアの各々には、前記第１の転送回路の対応する段からのデータパタンが順次印加され、
   前記第２の転送回路は、前記一のＩＰコアからの出力データを、期待値パタンとして、クロック信号に応答して順次転送し、
   前記一の被測定ＩＰコアの出力データと、前記一のＩＰコアからの出力データとが一致するか否か比較する比較器を備えるとともに、
   前記残りの被測定ＩＰコアの各々に対応して、前記被測定ＩＰコアの出力データと前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する比較器を備えている、ことを特徴とするテスト回路。
6. 前記一のＩＰコアに与えるクロック信号を受け、前記複数の被測定ＩＰコア、前記第１の転送回路及び前記第２の転送回路に、それぞれクロック信号を供給するクロック分配回路を備え、前記複数の被測定ＩＰコア間で、被測定ＩＰコアに印加されるクロック信号とデータパタンのタイミング関係が均一化されてなる、ことを特徴とする請求項５記載のテスト回路。
7. 前記第１の転送回路は、複数のフリップフロップを縦続接続して構成され、
   前記第２の転送回路は、複数のフリップフロップを縦続接続して構成され、
   前記一のＩＰコアに与えるクロック信号を受ける、縦続接続された複数のクロックバッファを備え、
   前記複数の被測定ＩＰコア、前記第１の転送回路及び前記第２の転送回路の各段のフリップフロップには、対応する段のクロックバッファから出力されるクロック信号が供給される、ことを特徴とする請求項５記載のテスト回路。
8. 複数のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）コアを備えた半導体装置のテストにあたり、一のＩＰコアに印加されるデータパタンを被測定ＩＰコアにも併せて印加し、前記一のＩＰコアからの出力データと前記被測定ＩＰコアからの出力データが一致するか否か比較するテスト回路であって、
   前記被測定ＩＰコアへ印加するデータパタンを前段から受け後段に転送する第１の転送回路と、
   前記被測定ＩＰコアの期待値パタンを前段から受け後段に転送する第２の転送回路と、
   を備え、
   前記被測定ＩＰコアの出力は、前記被測定ＩＰコアに対応して設けられた比較器にて、対応する期待値パタンと比較され、
   前記データパタンとして、予め定められた一のＩＰコアに与えるパタンを用い、
   前記期待値パタンとして、前記一のＩＰコアの出力パタンを用い、
   前記第１の転送回路は、複数のフリップフロップを縦続接続して構成され、
   前記第２の転送回路は、複数のフリップフロップを縦続接続して構成され、
   前記一のＩＰコアに与えるクロック信号を受ける、縦続接続された複数のクロックバッファを備え、
   前記複数の被測定ＩＰコア、前記第１の転送回路及び前記第２の転送回路の各段のフリップフロップには、対応する段のクロックバッファから出力されるクロック信号が供給される、ことを特徴とするテスト回路。
9. 複数のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）コアを備えた半導体装置であって、
   請求項５乃至８のいずれか一に記載のテスト回路を備えたことを特徴とする半導体装置。
10. ＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）に実装されたチップに印加されるデータパタンを被測定チップにも併せて印加し、前記被測定チップからの出力データと、前記ＢＯＳＴ内の前記チップからの出力データとが一致するか否か比較するテスト方法であって、
    第１の転送回路にて、前記ＢＯＳＴ内の前記チップに印加されるデータパタンをクロック信号に応答して順次転送する工程と、
    複数の被測定チップのうち一の被測定チップには、前記ＢＯＳＴ内のチップに印加されるデータパタンが印加され、残りの被測定チップの各々には、前記第１の転送回路の対応する段からのデータパタンが印加される工程と、
    前記第２の転送回路にて、前記ＢＯＳＴ内の前記チップからの出力データを、期待値パタンとして、クロック信号に応答して順次転送する工程と、
    前記一の被測定チップの出力データと、前記ＢＯＳＴ内の前記チップからの出力データとが一致するか否か比較し、前記残りの被測定チップの各々に対応して、前記被測定チップの出力データと前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する工程と、
    を含む、ことを特徴とするテスト方法。
11. 複数のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）コアを備えた半導体装置のテストにあたり、一のＩＰコアに印加されるデータパタンを併せて被測定ＩＰコアにも印加し、前記一のＩＰコアからの出力データと前記被測定ＩＰコアからの出力データとが一致するか否か比較するテスト方法であって、
    第１の転送回路にて、前記一のＩＰコアに印加されるデータパタンをクロック信号に応答して順次転送する工程と、
    複数の被測定ＩＰコアのうち一の被測定ＩＰコアには、前記一のＩＰコアに印加されるデータパタンが印加され、残りの被測定ＩＰコアの各々には、前記第１の転送回路の対応する段からのデータパタンが順次印加される工程と、
    前記第２の転送回路にて、前記一のＩＰコアからの出力データを、期待値パタンとして、クロック信号に応答して順次転送する工程と、
    前記一の被測定ＩＰコアの出力データと、前記一のＩＰコアからの出力データとが一致するか否か比較し、前記残りの被測定ＩＰコアの各々に対応して、前記被測定ＩＰコアの出力データと前記第２の転送回路の対応する段からの期待値パタンとが一致するか否か比較する工程と、
    含む、ことを特徴とするテスト方法。

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