JPH04355383A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に利用
され、効率よく試験を行うためのテスト回路を内蔵する
半導体集積回路に関する。

【０００２】

【従来の技術】図４は従来のテスト回路を内蔵する半導
体集積回路の一例の要部を示すブロック構成図である。

【０００３】本従来例は、同一機能を有する第一ないし
第四の機能ブロック１〜４と、入力制御回路６と、出力
制御回路２４と、テスト制御回路２５とを備えている。 なお、８はテスト制御信号、９は入力データ、１０は出
力データ、ならびに１８および１９はテスト選択信号で
ある。

【０００４】次に、本従来例の動作を説明する。通常状
態では、テスト制御信号８はノンアクティブ（「１」）
であり、入力データ９は機能ブロック１に入力され、機
能ブロック１の出力１１が機能ブロック２に供給され、
順次機能ブロック３および４と伝搬し、機能ブロック４
の出力が出力データ１０として外部に出力される。次に
、テスト状態では、テスト制御信号８はアクティブ（「
０」）となり、その状態でテストを行う機能ブロックが
テスト選択信号１８および１９によって選び出される。 このときテスト選択信号１８、１９がそれぞれ「０」、
「０」とすると機能ブロック１が選び出され、また「１
」、「１」とすると機能ブロック４が選び出される。い
ま、テスト選択信号１８、１９が「０」、「１」とする
と機能ブロック２が選び出され、機能ブロック２の入力
データは機能ブロック１の出力１１の代わりに入力デー
タ９が取り込まれる。そして出力制御回路２４では機能
ブロック１、３および４の出力が禁止され、機能ブロッ
ク２の出力のみ有効となり、外部に接続される出力デー
タ１０へ出力される。こうして順次機能ブロック１、２
、３および４を選びだし、検査装置にてその期待値と照
合することでテストが完了する。

【０００５】以上説明したように、このテスト回路は複
数個の同一機能ブロックを有する半導体集積回路に設け
られたもので、任意に機能ブロックの一つを取り出して
テストを行うための制御回路である。この回路はすべて
の機能ブロックの信号を取り出してテストを行う際のパ
ッケージの問題、テスト方法の問題を対処するために考
え出されたものである。すなわち、すべて機能ブロック
の信号を取り出してテストを行おうとすると非常に多数
のピンを必要とし、さらに各機能ブロックとパッケージ
に接続されるピンに応じてテストパターンの情報を組替
える必要があり、効果的でない。従って、このテスト回
路では機能ブロックの一つを選び出し、信号を切り替え
て外部と接続して、テストを行うことにより、たった一
つの機能ブロックの入力端子と出力端子の本数のピン数
と機能ブロックの一つを選び出す制御端子（８個の中か
ら一つを選び出す場合３本）のピン数でよく、非常に少
ないピン数でテストが実現できる。また制御信号以外の
端子については総て同一の入力情報、出力情報のため、
たった一つのテストパターンでよく、テストパターンの
開発工数の節約、検査装置に格納すべきテストパターン
の容量の節約が計られる。本従来例では、機能ブロック
に必要な外部端子は、入力データ９用と出力データ１０
用の二つのみである。

【０００６】これらの機能ブロックをテストする方法と
しては、実使用状態のように第一の機能ブロック１に入
力を与え、第四の機能ブロック４からの出力を観測する
ことが考えられるが、完全に全ての状態を網羅してテス
トを行うためには莫大なテストパターンを必要とし、実
用的でない。

【０００７】また、各ブロックごとにテストを分割して
、状態の数を減らしてテストすることが考えられるが、
冒頭に述べたように個々の機能ブロックのそれぞれの入
力信号と出力信号を取り出してテストすることは同じく
実用的でない。

【０００８】従って、本従来例に示すように、機能ブロ
ックの一つを選び出し、テストを行い、ついで第二の機
能ブロックを選び出し、テストを行うというように、順
次機能ブロックの一つを選び出して、テストを行うこと
により、外部と接続される端子は一組の端子でよく、さ
らに機能ブロックを選び出すための制御端子であるテス
ト選択端子１８および１９のみでテストが可能となる。 また個々の機能ブロックは同一の機能を有することから
、同じテストパターンでテストできることからテストパ
ターン開発の点からも有益である。

【０００９】

【発明が解決しようとする課題】前述した従来のテスト
回路を内蔵した半導体集積回路では、取り出す信号が少
なくなり、またテストパターン開発の工数も軽減できる
という利点の反面、テスト時間が長くなる欠点がある。 すなわち、機能ブロックの数だけテストの回数を増やす
必要があり、機能ブロックの数が増えれば増えるほどテ
スト時間が増大し、さらに、テストパターン開発にかか
る工数は軽減できるものの、検査装置に格納するテスト
パターン量は機能ブロックの数だけ必要とし、一つの機
能ブロックに対するテストパターンが増えるにつれ、検
査装置のテストパターンメモリにかかる負担が非常に大
きくなる欠点もある。

【００１０】本発明の目的は、前記の欠点を除去するこ
とにより、機能ブロックの一つを選び出すための制御信
号が不用で、取り出す信号をさらに少なくできるととも
に、テスト時間を短縮でき、さらに検査装置に格納する
テストパターンを軽減できる、テスト回路を内蔵した半
導体集積回路を提供することにある。

【００１１】

【課題を解決するための手段】本発明は、同一の機能を
有する複数の機能ブロックを備えた半導体集積回路にお
いて、前記複数の機能ブロックに対して並列に同一動作
を行うように同一の入力データを供給する入力制御手段
と、前記複数の機能ブロックのうちの任意の一つの機能
ブロックの出力と他の各機能ブロックの出力とを照合し
、各照合結果と前記任意の一つの機能ブロックの出力結
果とを出力するテスト出力手段とを備えたことを特徴と
する。

【００１２】

【作用】入力制御手段は、複数個の機能ブロックに対し
て同時に入力を与え、テスト出力手段は、任意の一つの
機能ブロックの出力と他の機能ブロック複数個の出力と
を同時に照合し、各照合結果と任意の一つの機能ブロッ
クの出力とを出力する。

【００１３】従って、一つの機能ブロックをテストする
とともに、同時に全ての機能ブロックをテストすること
ができ、たった一回のテストで全ての機能ブロックのテ
ストを完了させることが可能となり、従来のテスト回路
に比べて、さらに取り出す信号の数とテストパターンを
少なくするとともにテストにかかる時間についても短縮
することが可能となる。

【００１４】

【実施例】以下、本発明実施例について図面を参照して
説明する。

【００１５】図１は本発明の一実施例の要部を示すブロ
ック構成図、図２はそのテスト回路中の照合回路を示す
回路図、および図３はその切替回路を示す回路図である
。

【００１６】本実施例は、同一機能を有する第一の機能
ブロック１、第二の機能ブロック２、第三の機能ブロッ
ク３および第四の機能ブロック４と、機能ブロック１の
出力と機能ブロック２、３および４の出力との照合を行
い照合結果１２ａ、１３ａおよび１４ａをそれぞれ表示
用出力端子１５、１６および１７に出力する照合回路５
ａ、５ｂおよび５ｃを含むテスト回路５と、機能ブロッ
ク２、３および４への入力の制御を行う入力制御回路６
と、機能ブロック１の出力と機能ブロック４の出力との
切り替えを行う切替回路７と、照合結果を表示する出力
端子１５、１６および１７とを備えている。なお、８は
テスト制御信号、９は入力データ、１０は出力データ、
１１、１２、１３および１４はそれぞれの機能ブロック
１、２、３および４の出力である。

【００１７】ここで、テスト回路５内の照合回路５ａ、
５ｂおよび５ｃは、図２に示すように、入力される二つ
の信号の一致をとる複数の一致回路（Ｅｘ−ＮＯＲ回路
）３１と、各一致回路３１の出力の論理積をとるアンド
回路３２とを含んでいる。

【００１８】また、切替回路７は、図３に示すように、
テスト制御信号８を反転するインバータ４１と、この反
転されたテスト制御信号と機能ブロック１の出力との論
理積をとるアンド回路４２と、テスト制御信号８と機能
ブロック４の出力との論理積をとるアンド回路４３と、
アンド回路４２および４３の出力の否定論理和をとるノ
ア回路４４と、ノア回路４４の出力を反転して出力デー
タ１０として出力するインバータ４５とを含む複数の単
位回路を含んでいる。

【００１９】本発明の特徴は、図１において、入力制御
手段としての入力制御回路６と、テスト出力手段として
のテスト回路５および切替回路７とを備えたことにある
。

【００２０】次に、本実施例の動作について説明する。

【００２１】通常状態では、テスト制御信号８はノンア
クティブ「１」となっており、入力データ９は機能ブロ
ック１に入力され、機能ブロック１の出力１１は入力制
御回路６を通じて機能ブロック２に入力される。こうし
て、順次機能ブロック３、４と入力され、機能ブロック
４の出力は切替回路７を介して外部に接続される出力デ
ータ１０として出力される。従って、従来と同じ動作で
この接続は同一機能を複数個で処理を行うプロセッサ等
の多重処理に有効な接続である。

【００２２】次に、テスト状態では、テスト制御信号８
はアクティブ「０」となり、すべての機能ブロック１〜
４に対して入力データ９が入力制御回路６を通じて同時
にかつ並列に入力される。そして個々の機能ブロック１
〜４がそれぞれ同時に他の機能ブロック１〜４と切り放
されて動作を始める。そして個々の機能ブロック１、２
、３および４の出力１１、１２、１３および１４はテス
ト回路５に供給され、ここで機能ブロック１の出力１１
を基準として照合が行われる。すなわち、出力１１と１
２、出力１１と１３、出力１１と１４それぞれ独立に照
合が行われる。そして、それぞれの照合結果が表示用出
力端子１５、１６および１７を介して表示される。さら
に切替回路７では第一の機能ブロック１が選びだされ出
力データ１０として出力される。この出力データ１０を
検査装置にて照合を行うとともに、表示用出力端子１５
、１６および１７を介して表示された照合結果を同じく
検査装置にて照合（不一致が発見された場合、図２の照
合回路の回路に示すように「０」が観測される。）を行
うことにより、機能ブロック１、２、３および４同時に
テストが完了する。このとき、必要なテストパターンと
しては、たった一つの機能ブロックを試験するテストパ
ターンと照合結果データ（不良の場合「０」が観測され
るのでオール「１」のデータ）でよく、テスト時間とと
もにテストパターンについても節約が計られる。

【００２３】

【発明の効果】以上説明したように、本発明は、複数個
の機能ブロックを同時に試験するテスト回路を設けるこ
とにより、テストパターンの長さを短縮し、かつテスト
時間を短縮することができる効果がある。また、内部の
テスト結果を表示することから任意に一つを選び出すこ
とにより不良となった機能ブロックを特定できるととも
に、任意の機能ブロックを選びだすことにより、不良と
なった機能ブロックの解析を容易とする効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の要部を示す構成図。

【図２】そのテスト回路５中の照合回路の回路図。

【図３】その切替回路７の回路図。

【図４】従来例の要部を示す回路図。

【符号の説明】

１〜４　　機能ブロック ５　　テスト回路 ５ａ〜５ｃ　　照合回路 ６　　入力制御回路 ７　　切替回路 ８　　テスト制御信号 ９　　入力データ １０　　出力データ １１〜１４　　出力 １２ａ〜１４ａ　　照合結果 １５〜１７　　表示用出力端子 １８、１９　　テスト選択信号 ２０〜２３　　制御信号 ２４　　出力制御回路 ２５　　テスト制御回路 ３１　　一致回路 ３２、４２、４３　　アンド回路 ４１、４５　　インバータ ４４　　ノア回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　同一の機能を有する複数の機能ブロッ
   クを備えた半導体集積回路において、前記複数の機能ブ
   ロックに対して並列に同一動作を行うように同一の入力
   データを供給する入力制御手段と、前記複数の機能ブロ
   ックのうちの任意の一つの機能ブロックの出力と他の各
   機能ブロックの出力とを照合し、各照合結果と前記任意
   の一つの機能ブロックの出力結果とを出力するテスト出
   力手段とを備えたことを特徴とする半導体集積回路。