JPH0247574A - 半導体集積回路装置及びその動作テスト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の［１的コ （産業上の利用分野） 本発明は、論理回路のテスト容易化をはがった半導体集
積回路装置及びその動作テスト方法に関する。

（従来の技術） 従来、論理回路の動作テストを容易化する方法として、
同一チップ内にテスト機能を内蔵させるＢ　Ｉ　Ｓ　Ｔ
　（１３ｕｌｌＬ　Ｉｎ　ＳｅｌｒＴｅｓｔｉｎｇ　）
が知られている。この方法は、テストすべき回路に人力
するテストパターンを発生する回路と、テストすべき回
路からの出力をデータ圧縮してシグネチャを生成する回
路とを付加することにより動作テストを容易化している
。

この方法では、テストパターンの発生は自動化されるか
、通常の発生回路によるテストパターンは疑似乱数であ
るから、長大なパターンとなり、故障シミュレーション
等で故障検出率を評価する場合に多大な時間を要するこ
とになる。しかも、テストすべき回路が順序回路の場合
、乱数パターンでテストしきれるかとうかの保証もない
。

この困難を避けるために、テストすべき回路をスキャン
デザイン化する試みもなされているが、スキャンデザイ
ン化するためには、制約条件が厳しくなることや、スキ
ャンデザイン化のためにさらに付加回路が必要になる等
の問題点がある。

（発明が解決しようとする課題） このように従来、論理回路の動作テストのためにテスト
機能を内蔵させる方法では、テストのための付加回路が
必要となり、さらに故障シミュレーションにザする計算
機処理時間の増大を招く。

また、スキャンデザイン化するには、付加回路の更なる
増大を招くと言う問題かあった。

本発明は、上記事情を考慮してなされたもので、その目
的とするところは、テストのための付加回路を最小限に
止め、且つ故障シミュレーション等に要する計算機処理
時間を最小限に抑えることのできる半導体集積回路装置
及びその動作テスト方法を堤供することにある。

［発明の構成］ （課題を解決するための手段） 本発明の骨子は、テストすべき論理回路（゛］５導体集
積囲路）の内部に複数の践ΔＦＪ点を設け、この観測点
の信号を検出することによりテスト容易化をはかること
にある。

即ち本発明は、内部回路の動作テストを可能とした半導
体集積回路装置において、回路内の全ての冗長でないノ
ートを“０゛及び“１”に変化させる機能テストパター
ンを用いて動作テストされる半導体集積回路本体と、こ
の集積回路本体と同じチップ上に配置され該集積回路本
体の前記機能テストパターンで検出できない故障が伝搬
する複数のｋＱ　ａｌ１点（例えば、フリップフロップ
の入力端）に入力端をそれぞれ接続され、該集積回路本
体にＩｌｌ　ＩＪＩ＋されるクロックと共通のクロック
で動作し前記蜆Ｊｌｌ１点のに４号列を圧縮して出力す
る多入力のリニアフ、イードバックシフトレジスタとを
具備してなるものである。

また本発明は、回路内の全ての冗長でないノードを“０
″及び“１”に変化させる機能テストパターンを用いて
きト導体集積回路の動作テストを行うノｊ法において、
前記集積回路の前記機能テストパターンて検出できない
故障が伝搬する複数の観測点の信号列を、前記集積回路
に印加されるクロックと共通のクロックで動作する多入
力のりニアフィードバックンフトレジスタにより圧縮し
、前記機能テストパターンによる動作テスト終了後に前
記ンフトレジスタをスキャンアウトして、該レジスタの
出力を期待値と比較するようにした方法である。

（作　用） 本発明によれば、故障シミュレーションで伝搬する未検
出故障の多いフリップフロップを選択することにより、
最小の付加回路で故障検出率を上げることかできる。シ
グネチャ生成回路の動作クロックをテストすべき回路の
システムクロックと共通にすることにより、実時間動作
でシステム動作に影晋を与えることなしにングネチャを
生成できる。また、追加すべき外部端子はスキャン用の
制御端子とスキャンアウト端子のみであり、外部端子の
増加を最小限に抑えることが可能である。

（実施例） ます、実施例を説明する前に、本発明の基本原理につい
て説明する。　第２図は本発明に係わる論理検証とテス
トパターン評価を説明するためのフローチャートである
。論理設計後の回路が設計者の意図した通りになってい
るかどうかは論理シミュレーションにより検証されるが
、その際に回路内の全ての冗長でないノード（回路機能
に寄与するノート）か０“及び１″に変化しているかど
うかのチエツクを行う。以下では、これを活性化チエツ
クと呼ぶことにする。活性化率が十分でない場合は、回
路のうち未だ動作していない部分があるということであ
るから、その部分を活性化するテストパターンを追加す
る。

活性化率が十分になっても故障検出率が十分である保証
はまったく無く、一般に活性化するためのテストパター
ンに比べて故障を検出するためのテストパターンの方か
作成が遥かに困難である。

故障か検出されるためには、その故障が外部出力に伝搬
する必要があるか、未検出の場合でも内部のフリップフ
ロップまでは伝搬していることか多い。

本発明はこの点に着眼したものであり、第２図において
は故障シミュレーションの際に未検出故障が伝搬するフ
リップフロップの表を出力している。この表を基にして
伝搬する未検出故障の多いフリップフロップを観測する
ようにすれば故障検出率を上げることができる。外部端
子数の増加をできるだけ抑えて且つ最小の付加回路で上
記の要求を満たすようにした回路を第３図に示す。

第３図はシステムクロックＣＬＫで動作し、複数の観１
１１１１点のシグネチャを生成し、スキャン用の制御信
号５ＣＡＮを“０”にすることによりＳＯ端子にスキャ
ンアウトできるようにした回路である。観測点は、伝搬
する未検出故障の多いフリ・ツブフロップへの入力信号
を選んである。なお、図中２１３．〜，２１Ｎはフリッ
プフロップ、２２、〜．２２Ｎアンドケート、２３２．
〜２３Ｎはイクスクルーシブオアゲートを示しており、
最終段のフリップフロップ２１Ｎの出力を初段のフリツ
プフロップの入力に帰還して、リニアフィードバックシ
フトレジスタを構成している。

以下、本発明の一丸施例を図面を参照して説明する。第
１図は発明の一実施例に係わる半導体集積回路装置の概
略を示すブロック図である。この装置は、小回路］、〜
、４及びフリップフロ、ツブ１１、〜，１３）からなる
テストすべき論理回路（半導体集積回路本体）１０と、
前記第３図に示す如きリニアフィードバックシフトレジ
スタ（ングネチャ生成器）２０とを、同一チップ上に配
置して構成されている。

テストすべき論理回路１０のシステムクロ・ツクをＣＬ
Ｋとし、その他の外部入力をＰＩ、外部出力をＰＯとす
る。論理シミュレーション用のテストパターンを用いて
故障シミュレーションした結果、回路１の出力１回路２
の出力１回路３の出力をそれぞれ観４ｐｊ点とすれば故
障検出率を上げるのに釘効であったとする。この場合、
３ビツトのシグネチャ生成器２０を付加する。

テストの場合は、５ＣＡＮ信号を“１゛にして論理シミ
ュレーション用のテストパターンで実行する。この際、
外部出力のうちに期待値と異なるものが出てくれば不良
としてテストを終了する。

実際には、論理シミュレーション用のテストノくターン
が正常終了した後で５ＣＡＮ信号を“Ｏ”にし、ＣＬＫ
を３周期分供給してスキャンアウトされるＳＯ倍信号期
待値と比較すればよい。

かくして本実施例によれば、テストすべき回路１０内の
全ての冗長でないノードを“０゛及び“１“に変化させ
る機能テストパターンで検出されない故障が多数伝搬す
る内部フリップフロップ１１、〜，１３の入力を観測点
としてシグネチャ発生器２０に供給し、システムクロッ
クにより実時間でングネチャを生成した後スキャンアウ
トすることにより、故障検出率を向上させることかでき
る。従って、テストパターンの増大や計算機処理時間の
増大を招くことなく、動作テストを短詩■１で容易に行
うことかできる。また、回路１０内の複数の観測点の信
号列はデータ圧縮された１つの出力端子ＳＯから出力さ
れるので、外部端子の増加を最小限に抑えることができ
る。

なお、本発明は上述した実施例に限定されるものではな
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。例えば、前記観測点はフリップフロッ
プの入力端に限るものではなく、機能テストパターンて
検出できない故障か伝搬する部分であればよい。また、
シグネチャ生成器（リニアフィードバックシフトレジス
タ）は３ビツトに限るものではなく、テストすべき観ｆ
ｌｌｌｌ点の数に応じて適宜変更可能である。

［発明の効果］ 以上詳述したように本発明によれば、テストすべき論理
回路（半導体集積回路）の内部に複数の観測点を設け、
この観Ａｌ１１点の信号を検出することによりテスト容
易化をはかっているので、テストのための付加回路を最
小限に止め、且つ故障シミュレーション等に要する計算
機処理時間を最小限に抑えることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる半導体集積回路装置
の概略構成を示すブロック図、第２図及び第３図は本発
明の基本原理を説明するためのもので、第２図は論理検
証とテストパターン評価を示すフローチャート、第３図
はリニアフィードバックシフトレジスタを示す回路構成
図である。 １〜．４・・小回路、１０・・・テストすべき論理回路
（″４６導体集積回路本体）、１１．〜．１３゜２１１
　〜，２１Ｎ　・フリップフロップ、２０・・・ングネ
チャ生成器（リニアフィードバックシフトレジスタ） ２３１　、〜 ２３Ｎ　・

Claims (2)

【特許請求の範囲】
1. （１）回路内の全ての冗長でないノードを“０”及び“
   １”に変化させる機能テストパターンを用いて動作テス
   トされる半導体集積回路本体と、この集積回路本体と同
   じチップ上に配置され該集積回路本体の前記機能テスト
   パターンで検出できない故障が伝搬する複数の観測点に
   入力端をそれぞれ接続され、該集積回路本体に印加され
   るクロックと共通のクロックで動作し前記観測点の信号
   列を圧縮して出力する多入力のリニアフィードバックシ
   フトレジスタとを具備してなることを特徴とする半導体
   集積回路装置。
2. （２）回路内の全ての冗長でないノードを“０”及び“
   １”に変化させる機能テストパターンを用いて半導体集
   積回路の動作テストを行う方法において、 前記集積回路の前記機能テストパターンで検出できない
   故障が伝搬する複数の観測点の信号列を、前記集積回路
   に印加されるクロックと共通のクロックで動作する多入
   力のリニアフィードバックシフトレジスタにより圧縮し
   、 前記機能テストパターンによる動作テスト終了後に前記
   シフトレジスタをスキャンアウトして、該レジスタの出
   力を期待値と比較することを特徴とする半導体集積回路
   の動作テスト方法。