JPH07168767A

JPH07168767A - スマート・メモリの組込み自己検査のための装置と方法

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Publication number: JPH07168767A
Application number: JP5231957A
Authority: JP
Inventors: G Howard Mark; ジー．ハワードマーク
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1992-09-17
Filing date: 1993-09-17
Publication date: 1995-07-04
Anticipated expiration: 2020-05-11
Also published as: US6154861A; US6226766B1; JP3645578B2

Abstract

(57)【要約】【目的】高い信頼性が確実に得られ、かつ、大規模並
列処理装置を可能にするように高速で動作する、スマー
ト・メモリの組込み自己検査のための装置と方法を提供
する。【構成】スマート・メモリの中のメモリ検査回路が、
データＲＡＭおよび一斉同報通信ＲＡＭにパターンを書
込み、それから、データＲＡＭおよび一斉同報通信ＲＡ
Ｍを読出してメモリ位置の中に障害が存在するかどうか
を判定する、自己検査スマート・メモリが得られる。さ
らに、データ路検査器はスマート・メモリの中のデータ
路の機能性を判定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全体的いえば、電子回
路に関する。さらに詳細にいえば、本発明は、スマート
・メモリの組込み自己検査のための装置と方法に関す
る。

【０００２】

【従来の技術およびその問題点】スマート・メモリによ
り、または、なおオン・チップ処理性能を有する標準的
メモリ装置として外部に用いられるメモリにより、大規
模並列処理装置の実現が可能になる。けれども、すべて
の電子回路の場合と同じように、このような装置の特性
は、装置の中の各部品の信頼性に依存する。

【０００３】スマート・メモリを用いた並列処理装置で
は、これらのスマート・メモリのおのおのは、装置の中
で信頼性をもって動作しなければならない重要な部分で
ある。したがって、スマート・メモリのおのおのの信頼
性が確実に得られる、組込み自己検査方式を得ることが
要請される。さらに、この組込み自己検査方式は、スマ
ート・メモリが配置されている並列処理装置の全体の効
率を低下させないように、十分に高速で動作しなければ
ならない。

【０００４】

【問題点を解決するための手段】本発明により、先行技
術のスマート・メモリが有する欠点および問題点が事実
上ない、または、大幅に少ない、自己検査スマート・メ
モリが得られる。具体的には、データＲＡＭと、一斉同
報通信ＲＡＭと、データ路とを有する、スマート・メモ
リが得られる。スマート・メモリの中のメモリ検査回路
は、データＲＡＭおよび一斉同報通信ＲＡＭにパターン
を書込むように動作することができ、かつ、データＲＡ
Ｍおよび一斉同報通信ＲＡＭの内容とこのパターンとを
比較するように動作することができる。ＲＡＭメモリに
なんらかの障害があれば、スマート・メモリが自己検査
に合格しなかったことの指示が得られる。さらに、スマ
ート・メモリの中のデータ路検査回路は、データ路の機
能性を検査するように動作することができる。

【０００５】本発明の１つの重要な技術上の利点は、本
発明を利用したスマート・メモリが、その動作可能性を
判定するための自己検査を内部的に実行できることであ
る。さらに、この自己検査は、それが内部的に実行され
るので、高速で実行することができ、したがって、この
スマート・メモリを用いた装置の効率を最大にすること
ができる。

【０００６】

【実施例】本発明およびその利点をさらに完全に理解す
るために、下記において、添付図面を参照して本発明を
説明する。添付図面において、図面は異なっても、同等
な部品には同じ参照番号が付されている。

【０００７】図１〜図６は、本発明の好ましい実施例の
図面である。これらの図面において、同じ参照番号は、
同等な部分または対応する部分を示す。

【０００８】図１は、スマート・メモリを組み込んだ並
列処理装置の概要ブロック線図である。図１に示されて
いるように、ＣＰＵ１０は、アドレス・バスおよびデー
タ・バスを通して、スマート・メモリ１２、１４、およ
び１６に接続される。スマート・メモリ１２、１４、お
よび１６は、大規模な並列処理装置を構成するために配
列された、ｎ個のスマート・メモリを表す。これらのス
マート・メモリのおのおのは、１９９０年３月１６日受
付の、テキサス・インスツルメンツ社に譲渡された、名
称「分布形処理メモリ」の出願中米国特許、シリアル番
号第０７／４９８，２３５号に開示されたスマート・メ
モリであることができる。この出願中特許の内容は、本
発明の中に取り込まれている。

【０００９】図２は、本発明によるスマート・メモリに
対する組込み自己検査のための流れ図である。図２に示
されているように、組込み自己検査回路は、検査シーケ
ンスを開始するために、まず、ブロック１８で検査フラ
グを検出する。この検査フラグは、図１に示されている
ように、ＣＰＵ１０により伝達される。他の装置を、例
えば、専用のタイマを、検査フラッグを発生するのにま
た用いることができる。好ましい実施例では、検査フラ
グは、アドレス線路を通してスマート・メモリに伝達さ
れる、パターンである。この実施例の場合、検査シーケ
ンスを開始するのに余分のピンは必要でない。別の実施
例では、検査開始のために、スマート・メモリに専用の
ピンを備えることができる。この専用のピンを作動させ
ることにより、検査シーケンスが開始されるであろう。

【００１０】検査フラグがブロック１８でいったん検出
されると、ブロック２０で結果フラグが設定される。こ
の結果フラグは「パス」状態に設定され、それは、その
チップが自己検査に合格であることを示す。もし、シー
ケンスの後の部分で、そのスマート・メモリが自己検査
に合格でないことが判定されるならば、結果フラグは
「故障」に設定されるであろう。結果フラグがブロック
２０で設定された後、スマート・メモリの中のメモリ位
置が判断ブロック２２で検査される。この検査の詳細
は、下記で説明されるであろう。もしいずれかのメモリ
位置が正しく機能していないならば、結果フラグはブロ
ック２３で「故障」に設定されるであろう。もしメモリ
位置が正しく機能しているならば、検査シーケンスは判
断ブロック２４に進む。判断ブロック２４では、スマー
ト・メモリのデータ路、または処理素子、が検査され
る。もしデータ路が正しく機能していないならば、下記
で詳細に説明されるように、結果フラグはブロック２３
で「故障」に設定される。もしデータ路が正しく機能し
ているならば、検査フラグはブロック２６で再設定さ
れ、それは検査の終了を示すであろう。

【００１１】本発明による組込み自己検査回路を有する
スマート・メモリを備えた装置では、ＣＰＵまたは他の
制御装置は、自己検査の完了の後、スマート・メモリの
おのおのの結果フラグを登録する。例えば、ＣＰＵは、
予め定められた数のクロック・サイクルの後、スマート
・メモリのおのおのの結果フラグ・メモリ位置のポーリ
ングを開始するようにプログラムすることができる。こ
の予め定められた数は、スマート・メモリのおのおのが
その自己検査を完了するために必要であるクロック・サ
イクルの数に等しいであろう。別の実施例では、スマー
ト・メモリのおのおのは、ホストＣＰＵまたは他の制御
装置に、自己検査の結果を示す信号を送ることができ
る。この情報は、自己検査の完了の後、割込み信号を通
して、または検査結果状態を示すための専用線路を通し
て、送ることができる。

【００１２】図３は、本発明による組込み自己検査回路
を備えたスマート・メモリ２８のブロック線図である。
図３に示されているように、スマート・メモリ２８はデ
ータ路３０を有する。データ路３０は、スマート・メモ
リ２８の設計に応じて、種々の機能を実行する。例え
ば、データ路３０は、マトリックス乗算器、または、完
全に書込まれた処理コアであることができる。データ路
３０は、データＲＡＭ３２および一斉同報通信ＲＡＭ３
４に接続される。出願中米国特許、シリアル番号第０７
／４９８，２３５号に開示されているように、一斉同報
通信ＲＡＭは、並列処理装置の中の他のスマート・メモ
リに共通であるデータに対して用いられるＲＡＭメモリ
である。データＲＡＭ３２は、データ路３０により、お
よび、スマート・メモリ２８を呼出す外部装置により、
呼出し可能なメモリ記憶装置である。データＲＡＭ３２
は、ビット線路３６およびセンス増幅器３８を通して、
データ路３０に接続される。同じように、一斉同報通信
ＲＡＭ３４は、ビット線路４０およびセンス増幅器４２
を通して、データ路３０に接続される。

【００１３】図３に示されているように、検査センス回
路４４はアドレス・バスに接続される。検査センス回路
４４は、さらに、メモリ検査器４６と、結果フラグ４８
と、データ路検査器５０とに接続される。メモリ検査器
４６は、結果フラグ４８に接続される。メモリ検査器４
６は、応答解析器４７と、刺激発生器４９とを有する。
応答解析器４７および刺激発生器４９は、データＲＡＭ
３２および一斉同報通信ＲＡＭ３４に接続される。デー
タ路検査器５０は、結果フラグ４８およびデータ路３０
に接続される。さらに、検査制御装置５２は、データ路
検査器５０と、メモリ検査器４６と、データ路３０とに
接続される。

【００１４】動作の際には、検査フラグが送られて検査
シーケンスが開始されたことを、検査センス回路４４が
検出する。次に、検査センス回路４４は、図２のブロッ
ク２０に示されているように、結果フラグ４８を「合
格」状態に設定する。次に、メモリ検査器４６は、デー
タＲＡＭ３２の中のメモリ位置のおのおのと、一斉同報
通信ＲＡＭ３４とを検査する。メモリ検査器４６は、す
べてが１、または、すべてが０、または、疑似ランダム
・パターン、または、メモリ位置のおのおのに対するす
べてのアドレス位置に対し、最も多くの障害を検出する
ことが期待されるパターン、のような刺激発生器４９に
より発生される固定されたパターンを書込むことによ
り、これらのメモリ位置のおのおのを検査する。次に、
メモリ検査器４６の応答解析器４７はこれらのメモリ位
置を読出し、そして、それらと各位置に書込まれたデー
タとを比較する。もし不一致が存在するならば、メモリ
検査器４６は、結果フラグ４８を「故障」状態に設定す
る。

【００１５】例えば、ＲＡＭの中の通常の障害モード
は、列に関し全行の障害、および、いくつかの接続点が
要求された状態に関係なく論理レベル「０」または
「１」に不正に固定される「縮退」故障による単一ビッ
トの障害である。これらの故障は、すべて「１」を書込
み、それからアレイを読出し、次に、「０」を書込み、
それからアレイを読出すことにより、検出できることが
多い。また別の通常のパターンは、アレイにチェッカ盤
状の「１」および「０」を書込み、それからそれを読出
し、そして、入力パターンと比較することである。その
後、最初のチェッカ盤パターンの論理的補完を行う。こ
れらは、メモリ検査制御装置が実行するように設計する
ことができる、非疑似ランダム検査法の例である。

【００１６】メモリ位置のおのおのが検査された後、デ
ータ路検査器５０は、データ路３０の機能性を検査す
る。下記で説明されるように、データ路の機能性の検査
を行うために、いくつかの異なる方法を用いることがで
きる。けれども、通常、データ路検査器５０は、データ
路３０に１つのパターンを送るであろう。データ路３０
は一定の処理工程機能を実行するから、検査制御装置５
２はデータ路３０を制御して、データ路検査器５０によ
り伝送されるパターンに対し、これらの処理工程機能を
実行するするであろう。データ路検査器５０により受取
られたパターンに対しいったんデータ路３０が処理工程
を行うと、データ路３０はこの処理されたパターンをデ
ータ路検査器５０に戻して伝送する。次に、データ路検
査器５０はその応答を解析し、データ路３０によりパタ
ーンが期待されたように処理されたかどうかが判定され
る。もしデータ路３０によりデータがそのように処理さ
れなかったならば、結果フラグは「故障」状態に設定さ
れ、データ路３０が正しく機能していないことを指示す
る。図３に示されているように、データ路検査器５０に
よりデータ路３０に送られるパターンが、データ路検査
器５０の刺激発生器５４により発生される。さらに、デ
ータ路３０によりデータ路検査器５０に伝送されたこれ
らの処理されたデータは、応答解析器５６により受取ら
れる。

【００１７】図３に示されているように、メモリ検査器
４６とデータ路検査器５０は分離される。これらは同じ
回路を有することができることを理解しなければならな
い。同様に、検査器４６および検査器５０の部品に注目
するならば、刺激発生器４９および５４は同じ回路また
は異なる回路を有することができ、および、応答解析器
４７および５６は同じ回路または異なる回路を有するこ
とができることを理解しなければならない。

【００１８】図４は、刺激発生器５４と、データ路３０
と、応答解析器５６と、検査制御装置５２と、結果フラ
グ４８との、相互接続の全体的ブロック線図を示す。図
４に示されているように、刺激発生器５４は、その刺激
をデータ路３０に伝送する。次に、データ路３０はこの
刺激を処理し、そして、その処理された結果を応答解析
器５６に伝送する。次に、もしデータ路３０がこの刺激
を正しく処理していなかったならば、応答解析器５６は
結果フラグ４８を設定する。さらに、検査制御装置５２
は、刺激発生器５４を制御して刺激を発生し、データ路
３０を制御してこの刺激を受取りおよび処理し、そして
それから、応答解析器５６を制御してデータ路３０から
のこれらの処理されたデータを解析する。

【００１９】図４のブロック３０の中に示されているよ
うに、メモリ３２および３４をまた、刺激発生器５４お
よび応答解析器５６で検査することができる。これは、
データ路３０を検査するのに用いられるのと同じ回路を
用いて、データＲＡＭ３２および一斉同報通信ＲＡＭ３
４を検査することができる、ことを示す。

【００２０】前記で説明したように、検査制御装置５２
は、自己検査に関与する種々の素子を制御する。さら
に、検査制御装置５２を用いて、データ路３０の中の一
定の処理レジスタをロードすることができる。例えば、
もしデータ路３０が、データＲＡＭ３２または一斉同報
通信ＲＡＭ３４の中のデータと、累算器の中に記憶され
たデータとの、マトリックス乗算の目的で設計されるな
らば、刺激発生器５４により発生された刺激とこの累算
器とを乗算するために、データ路３０の性能を検査する
目的で、検査制御装置５２を用いて予め定められたビッ
トで累算器をロードすることができる。

【００２１】図５は、刺激発生器５４の１つの特定の実
施例の図面である。この実施例では、線形フイードバッ
ク・シフト・レジスタを用いて、データ路３０に出力さ
れるべき刺激が発生される。パターン発生器５６は、繰
り返すビットのシーケンスを発生する。例えば、パター
ン発生器５６はカウンタであることができる。パターン
発生器５６は、排他的ＯＲゲート（ＸＯＲ）５８に対し
入力を行う。ＸＯＲ５８は、線形シフト・レジスタに沿
った種々の点からフイードバックされる信号と一緒に、
パターン発生器５６の出力に作用し、もしその入力のた
だ１つのみが論理「１」であるならば、およびその時に
のみ、論理レベル「１」を出力する。ＸＯＲ５８の出力
は、ラッチ６０および６２で構成される第１段階に入力
される。ラッチ６０はクロックＡに接続され、そして、
ラッチ６２はクロックＢに接続される。クロックＡおよ
びクロックＢは、同じ周波数で動作する重なりのないク
ロックである。これらのクロックは、オン・ボードのス
マート・メモリ２８の装置クロックから得ることができ
る。例えば、バーデル、マックアニイ、セイビン著「Ｖ
ＬＳＩのための組込み検査。擬似ランダム法」、ジョン
・ウイリ・アンド・サンズ社、１９８７年、６１−６８
頁、を参照されたい。

【００２２】ラッチ６２の出力は、ラッチ６４および６
６で構成される第２段階に入力される。ラッチ６４はク
ロックＡに接続され、そして、ラッチ６６はクロックＢ
に接続される。最後に、ラッチ６６の出力は、ラッチ６
８および７０で構成される第３段階に入力される。ラッ
チ６８はクロックＡに接続され、そして、ラッチ７０は
クロックＢに接続される。各段階に対する入力は、クロ
ックＡの端部に基づいて、その段階の第１ラッチの中に
ラッチされる。次に信号は、クロックＢの端部に基づい
て、各段階の第２ラッチから出力される。ラッチ６８お
よびラッチ７０の出力は、ＸＯＲ５８にフイードバック
される。図５に示された線形フイードバック・シフト・
レジスタの場合、疑似ランダム・パターンは刺激発生器
５４により発生される。

【００２３】図５に示された特定の刺激発生器は、本発
明を説明する目的のためのものであって、本発明の範囲
内において、他の刺激発生器を用いることが可能である
ことを断っておく。この特定の刺激発生器は、データ路
３０の中の高いパーセントのエラー状態を捕捉するパタ
ーンを、発生するように選定されなければならない。し
たがって、データ路３０の複雑さに依存して、刺激発生
器５４に対して種々の程度の複雑さが選定されなければ
ならない。例えば、複雑なデータ路３０に対しては、３
段階以上を有する線形フイードバック・シフト・レジス
タ（ＬＦＳＲ）を、刺激発生器５４に対して選定するこ
とができる。各応用に対し最大長さのＬＦＳＲを選定す
ることにより、最大パーセントのエラー状態を確実に検
出することができる。さらに、多数個の並列出力を有す
る刺激発生器を用いることにより、多重の処理能力を有
するデータ路を検査することができる。

【００２４】応答解析器５６は、前記で説明したよう
に、刺激発生器５４によりパターン入力が処理された
後、データ路３０の処理された出力を解析する。したが
って、応答解析器５６は、データ路３０の処理された出
力と期待された出力とを比較する。もしこの比較によ
り、データ路３０の処理の中にエラーが発見されるなら
ば、結果フラグは「故障」状態に設定されるであろう。

【００２５】応答解析器５６は、当業者には周知の種々
の応答解析器回路で構成することができる。例えば、応
答解析器５６は、パリテイ検査と、遷移カウンティング
と、１のカウンティングと、信号解析と、または、ウオ
ルシュ・スペクトル解析とを、実行するための回路を有
することができる。これらの例のおのおのにおいて、デ
ータ路３０からの出力が応答解析器５６により解析さ
れ、データ路３０の機能性の中のエラーが検出される。

【００２６】図６は、符号解析のための多重入力シフト
・レジスタで実施される応答解析器５６の１つの特定の
実施例の図面である。符号解析は、検査からのデータ出
力を大幅に圧縮する。１つの方法は、ＬＦＳＲを用い
て、検査出力ビット・ストリームでガロア分割を実行す
ることである。符号は、この方式における残りの部分で
ある。検査されている装置（ＤＵＴ）がデータ路または
メモリ・アレイのように多数個の出力を有する時、多重
入力シフト・レジスタ（ＭＩＳＲ）を用いて、並列符号
解析を実行することが可能である。

【００２７】過剰チップ領域という欠点の原因となる要
求された長さのＭＩＳＲにより、並列に検査可能である
以上に多くのＤＵＴ出力があるならば、マルチプレクサ
（ＭＵＸ）を通して、ＤＵＴをＭＩＳＲに接続すること
ができる。検査制御論理装置により、このＭＵＸが制御
されるであろう。それに代わって、または、それに加え
て、１個以上のＬＦＳＲまたはＭＩＳＲを用いて、多重
出力ＤＵＴを検査することができることに注目すべきで
ある。例えば、「ディジタル検査原理」、ＩＴＣチュー
トリアル・ノート、ナッシュビル、１９９１年、を参照
されたい。

【００２８】図６に示されているような多重入力シフト
・レジスタで、多重処理性能を有するデータ路を並列に
解析することができる。図６の実施例は、５個の処理素
子を有するデータ路を示す。これらの処理素子のおのお
のからの出力は、入力₁、入力₂、入力₃、入力₄、お
よび、入力₅のような、応答解析器５６への入力であ
る。これらの入力は、それぞれ、ＸＯＲ７２、ＸＯＲ７
４、ＸＯＲ７６、ＸＯＲ７８、および、ＸＯＲ８０への
入力である。ＸＯＲ７２の出力は、シフト・レジスタ・
ラッチ８２への入力である。シフト・レジスタ・ラッチ
８２の出力は、ＸＯＲ７４への入力である。ＸＯＲ７４
の出力は、シフト・レジスタ・ラッチ８４への入力であ
る。シフト・レジスタ・ラッチ８４の出力は、ＸＯＲ７
６の入力に接続される。ＸＯＲ７６の出力は、シフト・
レジスタ・ラッチ８６に接続される。シフト・レジスタ
・ラッチ８６の出力は、ＸＯＲ７８の入力に接続され
る。ＸＯＲ７８の出力は、シフト・レジスタ・ラッチ８
８の入力に接続される。シフト・レジスタ・ラッチ８８
の出力は、ＸＯＲ８０の入力に接続される。ＸＯＲ８０
の出力は、シフト・レジスタ・ラッチ９０の入力に接続
される。シフト・レジスタ・ラッチ９０の出力は、比較
回路９２の入力に接続される。さらに、シフト・レジス
タ・ラッチ９０の出力は、ＸＯＲ７８、ＸＯＲ７４、お
よび、ＸＯＲ７２への入力に接続される。

【００２９】図６に示された多重入力シフト・レジスタ
は、複雑なデータ路からの出力を圧縮し、そしてそれに
より、並列符号検査が可能になる。例えば、バーデル、
マックアニイ、セイビン著「ＶＬＳＩのための組込み検
査。擬似ランダム法」、ジョン・ウイリ・アンド・サン
ズ社、１９８７年、６１−６８頁、を参照されたい。シ
フト・レジスタ・ラッチ９０の出力は、多重入力シフト
・レジスタの出力であり、そして、比較回路９２に接続
される。比較回路９２は、シフト・レジスタ・ラッチ９
０の出力と期待された出力とを比較し、データ路３０の
機能性を判定する。もし期待された出力と実際の出力と
の間に不一致が存在するならば、結果フラグは「故障」
状態に設定されるであろう。

【００３０】図４に示された応答解析器５６に対する別
の実施例として、一定の応用に対して、応答解析器５６
は単純なＮＯＲゲ−トであることができる。例えば、も
しデータ路３０が累算器とメモリのマトリックス乗算の
ために設計されるならば、この累算器を論理値ゼロでロ
ードすることができ、および、刺激発生器５４はデータ
路３０にすべて論理１を入力することができる。これら
の論理１と累算器の乗算は論理ゼロの結果を得るはずで
あるから、応答解析器５６は、データ路３０からの処理
されたビットのおのおのと、Ｖ_ssのような論理ゼロと
の、ＮＯＲであるであろう。もし応答解析器５６からの
結果ビットのいずれかが論理ゼロであるならば、故障フ
ラグが設定されるであろう。その理由は、すべての結果
ビットが論理１でなければならないからである。

【００３１】本発明が詳細に説明されたけれども、本発
明の範囲内において、種々の変更、置換えの可能である
ことは理解されるはずである。

【００３２】以上の説明に関して更に以下の項を開示す
る。（１）データＲＡＭと、一斉同報通信ＲＡＭと、デー
タ路とを有するスマート・メモリと、前記スマート・メ
モリの中に配置され、かつ、前記データＲＡＭおよび前
記一斉同報通信ＲＡＭに接続され、かつ、前記データＲ
ＡＭおよび前記一斉同報通信ＲＡＭにパターンを書込む
ように動作することができ、かつ、前記データＲＡＭお
よび前記一斉同報通信ＲＡＭの内容を前記パターンと比
較するように動作することができる、メモリ検査回路
と、前記スマート・メモリの中に配置され、かつ、前記
データ路に接続され、かつ、前記データ路の機能性を検
査するように動作することができる、データ路検査回路
と、を有する自己検査スマート・メモリ。

【００３３】（２）第１項記載の自己検査スマート・
メモリにおいて、前記メモリ検査回路および前記データ
路検査回路が前記スマート・メモリにより受取られた検
査命令に応答して検査を開始するように動作することが
できる、前記自己検査スマート・メモリ。

【００３４】（３）第１項記載の自己検査スマート・
メモリにおいて、前記メモリ検査回路および前記データ
路検査回路が検査完了した時結果フラグを設定するよう
にさらに動作することができる、前記自己検査スマート
・メモリ。

【００３５】（４）第１項記載の自己検査スマート・
メモリにおいて、前記データ路検査回路が前記データ路
により処理が行われて処理された出力を生ずるために、
前記データ路にパターンを伝送するように動作すること
ができる刺激発生器と、前記データ路に接続され、か
つ、前記データ路の機能性を検査するために、前記処理
された出力を期待された出力と比較するように動作する
ことができる、応答解析器と、前記データ路の検査の期
間中、前記刺激発生器と、前記データ路と、前記応答解
析器とを制御するために、前記刺激発生器と、前記デー
タ路と、前記応答解析器とに接続された制御装置と、を
有する、前記自己検査スマート・メモリ。

【００３６】（５）第４項記載の自己検査スマート・
メモリにおいて、前記刺激発生器が、疑似ランダム・パ
ターンを発生しかつ前記疑似ランダム・パターンを前記
データ路に伝送するために、線形フイードバック・シフ
ト・レジスタを有する、前記自己検査スマート・メモ
リ。

【００３７】（６）第４項記載の自己検査スマート・
メモリにおいて、前記データ路の機能性を検査するため
に、前記応答解析器が記処理された出力のパリティを検
査するための回路を有する、前記自己検査スマート・メ
モリ。

【００３８】（７）第４項記載の自己検査スマート・
メモリにおいて、前記応答解析器が前記データ路の機能
性を検査するために、前記応答解析器が前記処理された
出力の遷移をカウントするための回路を有する、前記自
己検査スマート・メモリ。

【００３９】（８）第４項記載の自己検査スマート・
メモリにおいて、前記データ路の機能性を検査するため
に、前記応答解析器が前記処理された出力の中の１をカ
ウントするための回路を有する、前記自己検査スマート
・メモリ。

【００４０】（９）第４項記載の自己検査スマート・
メモリにおいて、前記データ路の機能性を検査するため
に、前記応答解析器が前記処理された出力について符号
解析を実行するための回路を有する、前記自己検査スマ
ート・メモリ。

【００４１】（１０）第４項記載の自己検査スマート
・メモリにおいて、前記応答解析器が圧縮された出力を
生ずるために、前記処理された出力を圧縮するための多
重入力シフト・レジスタと、前記圧縮された出力をデー
タ路符号と比較するための回路と、を有する、前記自己
検査スマート・メモリ。

【００４２】（１１）第４項記載の自己検査スマート
・メモリにおいて、前記データ路の機能性を検査するた
めに、前記応答解析器が前記処理された出力についてウ
オルシュ・スペクトル解析を実行するための回路を有す
る、前記自己検査スマート・メモリ。

【００４３】（１２）データＲＡＭおよび前記一斉同
報通信ＲＡＭにパターンを書込む段階と、前記書込み段
階の後、前記データＲＡＭおよび前記一斉同報通信ＲＡ
Ｍの内容を前記パターンと比較する段階と、データ路検
査回路の中のデータ路の機能性を検査する段階と、を有
する、前記データＲＡＭと、前記一斉同報通信ＲＡＭ
と、前記データ路と、を備えたスマート・メモリの自己
検査法。

【００４４】（１３）第１２項記載の自己検査法にお
いて、前記スマート・メモリにより受取られた検査命令
に応答して自己検査を開始する段階をさらに有する、前
記方法。

【００４５】（１４）第１２項記載の自己検査法にお
いて、自己検査が完了する時結果フラグを設定する段階
をさらに有する、前記方法。

【００４６】（１５）第１２項記載の自己検査法にお
いて、前記データ路の機能性を検査する前記段階が前記
データ路により処理が行われて処理された出力を生ずる
ために、刺激発生器から前記データ路にパターンを伝送
する段階と、前記データ路の機能性を検査するために、
応答解析器の中で前記処理されて処理された出力と期待
された出力とを比較する段階と、前記データ路の検査期
間中、前記刺激発生器と、前記データ路と、前記応答解
析器とを制御する段階と、を有する、前記方法。

【００４７】（１６）第１５項記載の自己検査法にお
いて、前記データ路の機能性を検査するために、前記比
較の段階が前記処理された出力のパリティを検査する段
階を有する、前記方法。

【００４８】（１７）第１５項記載の自己検査法にお
いて、前記データ路の機能性を検査するために、前記比
較の段階が前記処理された出力の遷移をカウントする段
階を有する、前記方法。

【００４９】（１８）第１５項記載の自己検査法にお
いて、前記データ路の機能性を検査するために、前記比
較の段階が前記処理された出力の中の１をカウントする
段階を有する、前記方法。

【００５０】（１９）第１５項記載の自己検査法にお
いて、前記データ路の機能性を検査するために、前記比
較の段階が前記処理された出力に関して符号解析を実行
する段階を有する、前記方法。

【００５１】（２０）第１５項記載の自己検査法にお
いて、前記データ路の機能性を検査するために、前記比
較の段階が前記処理された出力に関してウオルシュ・ス
ペクトル解析を実行する段階を有する、前記方法。

【００５２】（２１）スマート・メモリ２８の中のメ
モリ検査回路４６が、データＲＡＭ３２および一斉同報
通信ＲＡＭ３４にパターンを書込み、それから、データ
ＲＡＭ３２および一斉同報通信ＲＡＭ３４を読出してメ
モリ位置の中に障害が存在するかどうかを判定する、自
己検査スマート・メモリ２８が得られる。さらに、デー
タ路検査器５０はスマート・メモリ２８の中のデータ路
３０の機能性を判定する。

【図面の簡単な説明】

【図１】スマート・メモリを用いた並列処理装置のブロ
ック線図。

【図２】本発明による組込み自己検査方式の流れ図。

【図３】本発明による組込み自己検査回路を有するスマ
ート・メモリのブロック線図。

【図４】本発明による組込み自己検査回路のブロック線
図。

【図５】本発明により構成された刺激発生器のブロック
線図。

【図６】本発明により構成された応答解析器のブロック
線図。

【符号の説明】

２８スマート・メモリ３２データＲＡＭ３４一斉同報通信ＲＡＭ３０データ路４６メモリ検査回路５０データ路検査回路

Claims

【特許請求の範囲】

【請求項１】データＲＡＭと、一斉同報通信ＲＡＭ
と、データ路とを有するスマート・メモリと、前記スマート・メモリの中に配置され、かつ、前記デー
タＲＡＭおよび前記一斉同報通信ＲＡＭに接続され、か
つ、前記データＲＡＭおよび前記一斉同報通信ＲＡＭに
パターンを書込むように動作することができ、かつ、前
記データＲＡＭおよび前記一斉同報通信ＲＡＭの内容を
前記パターンと比較するように動作することができる、
メモリ検査回路と、前記スマート・メモリの中に配置され、かつ、前記デー
タ路に接続され、かつ、前記データ路の機能性を検査す
るように動作することができる、データ路検査回路と、
を有する自己検査スマート・メモリ。
【請求項２】データＲＡＭおよび前記一斉同報通信Ｒ
ＡＭにパターンを書込む段階と、前記書込み段階の後、前記データＲＡＭおよび前記一斉
同報通信ＲＡＭの内容を前記パターンと比較する段階
と、データ路検査回路の中のデータ路の機能性を検査する段
階と、を有する、前記データＲＡＭと、前記一斉同報通
信ＲＡＭと、前記データ路とを備えたスマート・メモリ
の自己検査法。