JP3469294B2 - 線型帰還シフトレジスタおよび半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は線形帰還シフトレジス
タ、およびそれを具備する半導体集積回路装置に係り、
特にＬＳＩ（Large Scale Integration : 大規模集積回
路）、さらにはＶＬＳＩ（Very Large Scale Integrati
on）、ＵＬＳＩ（Ultra Large ScaleIntegration ）の
テスト容易化設計（Design For Testability）、特に組
込み自己テスト（Built-In Self Test）に有用な線型帰
還シフトレジスタ、およびそれを具備する半導体集積回
路に関する。

【０００２】

【従来の技術】半導体技術の急速な進歩により、ＬＳＩ
を、より一層大規模化・複雑化・高性能化したＶＬＳＩ
が登場し、さらにはＵＬＳＩの登場が間近という状況に
なりつつある。これに伴って、これらのチップをどのよ
うにテストすべきかという問題が極めて深刻な問題とな
ってきた。従来のＬＳＩチップでは通常動作用に定義さ
れた機能だけを用いてＬＳＩテスタでテストすることが
一般に行なわれていたが、ＶＬＳＩ、ＵＬＳＩでは膨大
な量のテストベクトルを作成する必要があり、しかも、
これらチップのテストに対応できるＬＳＩテスタもます
ます高性能、従ってより高価なものに限定される。さら
に、これらテストベクトルがどの程度十分にチップをテ
ストしているかの客観的な判定は別に行なわなければな
らず、多大なＣＰＵコストが必要となる。

【０００３】こうした理由から、従来の手法でＶＬＳ
Ｉ、ＵＬＳＩのチップを完全にテストするのは、現実的
に見てほぼ不可能である。こうした深刻な問題に対する
解として、チップの内部にあらかじめテストを容易にす
るためのテスト用回路を組込み、低コストで完全にテス
トするテスト容易化設計（Design For Testability）が
注目され普及しつつある。

【０００４】テスト容易化設計の一種である組込み自己
テスト（Built-In Self Test：以下、ＢＩＳＴと略記）
は、被テスト回路（Device Under Test : 以下、ＤＵＴ
と略記）であるＬＳＩチップ内部の回路ブロックに対す
るテストデータ発生回路とテスト結果判定回路とを、そ
のＬＳＩチップに内蔵させ、外部からの信号でテストを
開始させ、テスト終了後、良否判定結果信号または判定
のためのテスト結果を出力させるというテストで、ＬＳ
Ｉテスタがほとんど不要であり、テストコスト削減にき
わめて有効である。しかも、チップを実使用と同じ条件
下でテストでき、システムに組込んだ後もテストでき
る。これら多くの極立った利点により、ＶＬＳＩおよび
ＵＬＳＩのテストにおいてＢＩＳＴは極めて重要な役割
を果たすものと期待されている。

【０００５】上記のようなＢＩＳＴにおいて最も基本的
な技術は、シグネチャ解析（Signa-ture Analysis ）と
呼ばれるものである。この技術は、線型帰還シフトレジ
スタ（Linear Feedback Shift Register：以下、ＬＦＳ
Ｒと略記）を基本としている。

【０００６】まず、上記ＬＦＳＲについて説明する。Ｌ
ＦＳＲ（ビット幅をｎとする）は、テストデータ発生回
路としてもテスト結果判定回路としても利用できる。テ
ストデータ発生回路としてのＬＦＳＲ（ビット幅ｎ＝
８）は、図10（ａ）に示すように、シリアル接続された
ｎ個のＤ型フリップフロップ（以下、Ｆ／Ｆと略記）
と、所定のＦ／Ｆの出力Ｑの排他的論理和（Exclusive-
OR : 以下、ＸＯＲと略記）を生成して前記シリアル接
続の第１番目のＦ／ＦのＤ入力に入力する帰還（Feedba
ck）回路とから構成される簡単なレジスタ回路である。

【０００７】上記Ｆ／Ｆにall-0 以外の初期値（このＬ
ＦＳＲでは初期化用の回路は省略している）設定してか
ら動作させると、２ⁿ −１個（ＬＦＳＲで得られる最大
個数）のほぼランダムなデータ（擬似乱数）出力を一定
順序で繰り返す。この擬似乱数は、ｎ個のＦ／Ｆの出力
のいずれか（Ｏｕｔ_i ，ｉ＝０，…，７）を利用すれば
シーケンシャルに取り出すこともできるし、これらの出
力全てを利用すれば並列に取り出すこともできる。

【０００８】最近の多ビット幅でデータ処理がなされる
ＶＬＳＩやＵＬＳＩでは、後者の方式が一般的かつ重要
である。さて、シグネチャ解析は、ＬＦＳＲをテスト結
果判定回路として利用する技術である。この場合も、Ｄ
ＵＴからの出力をシリアルに入力するタイプのＬＦＳＲ
と、ＭＩＳＲ（Multiple Input Signature Register ）
とも呼ばれる並列入力タイプのＬＦＳＲとがあるが、Ｖ
ＬＳＩやＵＬＳＩではやはり後者の方が圧倒的に重要で
ある。そこで以後は、これに絞って説明していくことと
する。ｎビット並列入力型のＬＦＳＲの例を図10ｂ（ビ
ット幅ｎ＝８）に示す。ＬＦＳＲ内のビットｉ（ｉ＝
０，…，６）のＦ／ＦのＱ出力Ｑ_i （＝Ｏｕｔ_i ）とビ
ットｉ＋１の外部データＩｎ_i+1 が付加されたＸＯＲ回
路を介してビットｉ＋１のＦ／ＦのＤ入力に入力される
ようになっており、また、ビット０のＦ／ＦのＤ入力に
は、前述のＬＦＳＲの帰還回路の出力ＦＢ（＝Ｑ₀ XO
R Ｑ₅ XOR Ｑ₆ XOR Ｑ₇ ）とビット０の外部データ
とがＸＯＲ回路を介して入力されるようになっている。
新たにＬＦＳＲ内部に生成されるデータをＱ′_i （ｉ＝
０，…，７）として、これらを式で表現すると、 Ｑ′_O ＝Ｉｎ_O XOR ＦＢ ……（式１） Ｑ′_i+1 ＝Ｉｎ_i XOR Ｑ_i （ｉ＝０，…，６）……（式２） となる（但し、 XORはＸＯＲ演算を表わす記号）。上記
のような構成のため、ある確定値が格納されたＬＦＳＲ
にＤＵＴからの応答出力が順次印加されていくと、それ
らの値に応じて内部のＦ／Ｆにほぼランダムなデータが
形成されていき、最終的にはある固有のテスト結果デー
タがＬＦＳＲ内に形成されていることとなる。このＬＦ
ＳＲ内部に生成されるデータをシグネチャ（Signature
: 署名）と呼び、ＤＵＴからの応答出力を印加してシ
グネチャを生成していく動作をシグネチャ圧縮（Signat
ure Compression ）またはシグネチャ解析（Signature
Analysis）動作と呼ぶ。シグネチャ解析は、一連のテス
トデータに対するＤＵＴからの応答出力をシグネチャ圧
縮し、最後にＬＦＳＲ内に残ったテスト結果（シグネチ
ャ）を期待値と１回だけ比較することにより、ＤＵＴ
（自身の内部の回路ブロック）の良否判定を行なう解析
法である。

【０００９】一般に、十分なテストデータでシグネチャ
圧縮を実行した後に、上記のシグネチャが正しい確率
は、正常時と異なる出力があったにも拘らず、最終のシ
グネチャ（テスト結果）が正常時と同一になってしまう
エイリアス（Alias ）確率を１から差し引いた、１−２
^-nとなる。エイリアス確率は、一般にｎが大きく（ｎ＞
２４）なれば無視できるので、多ビット（ｎ≧３２）幅
のデータ処理が一般的なＶＬＳＩやＶＬＳＩでは、シグ
ネチャ解析の信頼性は極めて高いものとなる。

【００１０】なお、上記のＬＦＳＲはＢＩＳＴ専用に設
けることもあるが、テスト用回路の節約という意味か
ら、通常動作用のレジスタを転用することも多く行なわ
れている。

【００１１】上記のような従来例にあっては、ＬＦＳＲ
は、一つの回路ブロックと見なされていた結果、外部か
ら単一のクロックを受取って動作するもののみが考えら
れてきた。ＬＦＳＲを用いたＢＩＳＴは、まず、ＲＯ
Ｍ，ＲＡＭ，ＰＬＡといった、規則的な構造を持ったも
のから適用が始まった。これらは、いわばレジスタ、Ｆ
／Ｆによって「閉じられた」回路ブロックであり、通常
それらの出力は、システムクロックのエッジで出力レジ
スタに格納されるというタイミング条件となっており、
この出力レジスタをＬＦＳＲ化してシグネチャ圧縮回路
として用いるＢＩＳＴにおいて、そのＤＵＴのＡＣ動作
ディレイ故障のチェックも同時に実現できるようになっ
ていた。

【００１２】また、より一般に、上記のような規則的構
造の回路ブロックでなく、いわゆるランダムロジック内
においても、システムクロックのエッジで変化するレジ
スタ、Ｆ／Ｆで「閉じられた」構造のＤＵＴを実現でき
れば（重要でない信号はＢＩＳＴ期間中固定値になるよ
うにしても良い）、そのＡＣ出力ディレイも含めてチェ
ック可能なＢＩＳＴを有効にインプリメントできるた
め、こうしたＢＩＳＴも場合によっては使用されるよう
になってきている。

【００１３】

【発明が解決しようとする課題】しかしながら、一般の
ＬＳＩのＩ／Ｏ（Input/Output）部においては、例えば
ＬＳＩの出力端子における信号のディレイは、システム
クロックのエッジを基準として、その１周期未満の所定
の時間遅れるようになっている。このため、従来のシス
テムクロックのエッジで動作するＬＦＳＲを用いたＢＩ
ＳＴを、ＬＳＩの出力端子部に適用した場合、ＬＦＳＲ
においてデータサンプリングが行なわれるタイミング
（システムクロックのエッジ）での論理値のチェックは
可能だが、ＤＵＴからのＡＣ出力のディレイ故障を検出
できないという問題があった。

【００１４】即ち、ＬＳＩの入出力端子への従来のＢＩ
ＳＴの適用は、基本的にＡＣ出力ディレイのチェックと
いう重要な項目を欠いた形でしか実現できない、という
大きな問題があった。

【００１５】また、現在および将来的に、ＶＬＳＩまた
はＵＬＳＩの内部において、複数のクロック（同一のク
ロックの異なるエッジも含む）に同期して動作する回路
ブロックを混在させて高性能を達成しようとする設計手
法が重要になってくる可能性は非常に高い。これに対
し、従来のＬＦＳＲを用いるＢＩＳＴでは、エイリアス
確率を無視できる程度に抑えるために十分なビット幅で
構成する必要があるため、各クロックで動作するレジス
タ、Ｆ／Ｆのグループ毎に余分なＦ／Ｆを追加してＬＦ
ＳＲを構成しなければならなくなる可能性が高く、結果
的に面積を増加させざるを得ない、という問題があっ
た。

【００１６】さらに、こうしたオーバーヘッドを嫌っ
て、ＢＩＳＴの適用自体を断念するという事態にもなり
かねなかった。この発明は、上記問題点に鑑みて為され
たもので、その目的は、互いに異なるクロックにより動
作するフリップフロップを含みながらも、擬似乱数発
生、または線型帰還の条件を満足する線型帰還シフトレ
ジスタおよびそれを具備した半導体集積回路装置を提供
することにある。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、この発明に係る線型帰還シフトレジスタでは、第１
クロックに同期して動作する複数のフリップフロップを
含む第１フリップフロップの組と、前記第１フリップフ
ロップの組にシリアルに結合され、前記第１クロックと
は異なる第２クロックに同期して動作する複数のフリッ
プフロップを含む第２フリップフロップの組と、前記第
２フリップフロップの組の、最終段フリップフロップに
格納されたデータを、前記第１、第２フリップフロップ
の組の、任意のフリップフロップに格納されたデータと
排他的論理和をとりながら、前記第１フリップフロップ
の組の、初段フリップフロップに帰還させる帰還回路と
を、少なくとも備え、前記第１、第２フリップフロップ
の組との間、及び前記帰還回路と前記初段フリップフロ
ップとの間の少なくともいずれか一方に、擬似乱数発
生、または線型帰還の条件を成立させる成立手段が挿入
されていることを特徴としている。

【００１８】

【作用】上記構成の線型帰還シフトレジスタであると、
複数のフリップフロップの組が、互いに異なるクロック
に同期して動作するとしても、これらのフリップフロッ
プの組相互間に、擬似乱数発生または線型帰還の条件を
成立させる成立手段を挿入したことにより、複数のフリ
ップフロップの組が１個のＬＦＳＲとして協調的に動作
することができる。よって、この線型帰還シフトレジス
タは、フリップフロップ毎に異なるクロックに同期して
動作することが許されるようになる。

【００１９】このような線型帰還シフトレジスタは、Ｌ
ＳＩにおいて、特に組込み自己テスト（ＢＩＳＴ）など
に有効に応用できる。例えば近年のＬＳＩ中に設けられ
ている、バウンダリ・スキャン回路中に設けられたフリ
ップフロップ群が、複数のクロックに同期して動作する
ような上記フリップフロップの組になっている、と考え
る。これらが互いに異なるクロックで動作することか
ら、ＬＳＩのシステム・クロックエッジだけではなく、
互いに異なるクロックエッジでのシグネチャ圧縮が可能
となる。このため、システム・クロックに同期する方式
の回路では達成できなかった、ＬＳＩの入出力端子部に
適用した場合の被テスト回路からのＡＣ出力ディレイ故
障の検出が可能となる。

【００２０】さらにバウンダリ・スキャン回路を、上記
構成のように、線型帰還の条件を成立させる成立手段を
挿入しながら、互いに連結させて、上記線型帰還シフト
レジスタに構築することもできる。このように構築すれ
ば、エイリアス確率を無視できる程度の十分なビット幅
を持つ線型帰還シフトレジスタが、新たなフリップフロ
ップを追加することなく得ることができ、面積効率が向
上する。

【００２１】

【実施例】以下、この発明の実施例につき、図面を参照
しつつ説明する。図１は、この発明の第１の実施例に係
る並列入力型ＬＦＳＲを示す図である。図１に示すＬＦ
ＳＲは、複数（ここでは３種類）のクロックCLK1，CLK
2， CLK3の下で動作するｎビット幅の並列入力型ＬＦ
ＳＲである。この並列入力型ＬＦＳＲは、フリップフロ
ップ（Ｆ／Ｆ）１０，１１より成り、クロックCLK2に同
期して動作する第１の組 101、Ｆ／Ｆ１２，１３より成
り、クロックCLK3に同期して動作する第２の組 102、並
びにＦ／Ｆ１４，…，１５より成り、クロックCLK1に同
期して動作する第３の組 103をそれぞれ含んでいる。こ
れらの組 101， 102， 103はそれぞれ、シリアル接続さ
れている。第１の組 101と第２の組 102とが互いに接続
される接続点には、互いにシリアル接続されたディレイ
３およびＦ／Ｆ２が挿設されている。また、第３の組 1
03は帰還回路200 を介して第１の組 101に接続されてい
る。そして、帰還回路200 と第１の組 101との接続点に
はＦ／Ｆ１が挿設されている。このＦ／Ｆ１のＤ端子に
は帰還信号ＦＢが入力される。Ｆ／Ｆ１のＱ端子はＸＯ
Ｒ（排他的論理和）ゲ−ト２０の第１入力に接続され、
ＸＯＲゲ−ト２０の第２入力はデ−タ信号端子ｄ₀ に接
続されている。ＸＯＲゲ−ト２０の出力はＦ／Ｆ１０の
Ｄ端子に接続されている。Ｆ／Ｆ１０のＱ端子はＸＯＲ
ゲ−ト２１の第１入力に接続されているとともに、帰還
回路200 中のＸＯＲゲ−ト３０の第１入力に接続されて
いる。ＸＯＲゲ−ト２１の第２入力はデ−タ信号端子ｄ
₁ に接続されている。ＸＯＲゲ−ト２１の出力はＦ／Ｆ
１１のＤ端子に接続され、このＦ／Ｆ１１のＱ端子はデ
ィレイ３の一端に接続されている。ディレイ３の他端は
Ｆ／Ｆ２のＤ端子に接続され、このＦ／Ｆ２のＱ端子は
ＸＯＲゲ−ト２２の第１入力に接続されているととも
に、帰還回路200 中のＸＯＲゲ−ト３１の第１入力に接
続されている。ＸＯＲゲ−ト２２の第２入力はデ−タ信
号端子ｄ₂ に接続されている。ＸＯＲゲ−ト２２の出力
はＦ／Ｆ１２のＤ端子に接続され、このＦ／Ｆ１２のＱ
端子はＸＯＲゲ−ト２３の第１入力に接続されている。
ＸＯＲゲ−ト２３の第２入力はデ−タ信号端子ｄ₃ に接
続され、その出力はＦ／Ｆ１３のＤ端子に接続されてい
る。Ｆ／Ｆ１３のＱ端子はＸＯＲゲ−ト２４の第１入力
に接続されている。ＸＯＲゲ−ト２４の第２入力はデ−
タ信号端子ｄ₄ に接続され、その出力はＦ／Ｆ１４のＤ
端子に接続されている。Ｆ／Ｆ１４のＱ端子は帰還回路
200 中のＸＯＲゲ−ト３２の第１入力に接続されるとと
もに、他のＦ／Ｆ組 101， 102と同様な接続により、図
示せぬＸＯＲゲ−トの第１入力に接続される。そして、
図示せぬＸＯＲゲ−トの出力は図示せぬＦ／ＦのＤ端子
に接続され、そのＱ端子はＸＯＲゲ−ト２５の第１入力
に接続される（これは、デ−タ信号端子ｄの数に応じて
Ｆ／Ｆ組中に２個以上のＦ／Ｆが存在されても良いこと
を表す）。ＸＯＲゲ−ト２５の第２入力はデ−タ信号端
子ｄ_n-1 に接続され、その出力はＦ／Ｆ１５のＤ端子に
接続されている。Ｆ／Ｆ１５のＱ端子は、ＸＯＲゲ−ト
３２の第２入力に接続され、その出力はＸＯＲゲ−ト３
１の第２入力に接続される。ＸＯＲゲ−ト３１の出力は
ＸＯＲゲ−ト３０の第２入力に接続されている。ＸＯＲ
ゲ−ト３０の出力はＦ／Ｆ１のＤ端子に接続されてい
る。このＸＯＲゲ−ト３０の出力は帰還信号ＦＢであ
る。尚、この実施例において、帰還信号ＦＢを生成する
ための、Ｆ／Ｆ出力は、後述する動作説明のために、適
当なＦ／Ｆより選んでいる。

【００２２】ＬＦＳＲ中に設けられているＦ／Ｆ１，
２，１０〜１５は、３種類のクロック信号CLK1，CLK2，
CLK3の立ち上がりエッジ（以下、それぞれCLK1↑，CLK2
↑，CLK3↑と略記）で、Ｄ端子への入力をラッチする。
ここで、Ｆ／Ｆ１，１４，…，１５はCLK1↑で、Ｆ／Ｆ
１０，１１、２はCLK2↑で、Ｆ／Ｆ１２，１３はCLK3↑
で、Ｄ端子への入力をラッチする（ここではクロック信
号の立ち上がりのエッジでデータをラッチするＦ／Ｆを
例示しているが、その他の構造のＦ／Ｆでも差支えな
い）。これら各クロックCLK1，CLK2，CLK3相互のタイミ
ング関係を図２に示す。

【００２３】複数のクロックによってＬＦＳＲを動作さ
せる場合、ＤＵＴ（被テスト回路）からの、どのデータ
と、ＬＦＳＲ内部の、どのデータとをシグネチャ圧縮さ
せているかが曖昧になりやすいが、この点を確実に押さ
えた上でＬＦＳＲを構成しないと、それをシグネチャ圧
縮回路として使用するつもりでＢＩＳＴを実行させて
も、シグネチャ圧縮という動作条件が満たされず、期待
している高品質のＢＩＳＴが実現できなくなる恐れがあ
る。

【００２４】ここで一般に、いかなる同期方式の論理回
路も、基本となるシステムクロックの各サイクルに応じ
て定義される所定の入力に対して出力を与えるようにな
っていることを考慮すると、シグネチャ圧縮したいデー
タの組を明確に定義することができる。これを踏まえ、
図１に示すＬＦＳＲにおいては、シグネチャ圧縮したい
図示せぬＤＵＴからのデータｄ_O ，…，ｄ_n-1 があり、
これらのデータは、下記（１）〜（３）の順序で、対応
するＦ／Ｆに圧縮される（他のデータとＸＯＲされ、ラ
ッチされることを圧縮される、と表現することにす
る）。

【００２５】（１）デ−タｄ₄ ，…，ｄ_n-1 がCLK1↑に
よってＦ／Ｆ１４，…，１５に圧縮される。 （２）デ−タｄ₀ ，ｄ₁ がCLK2↑によってＦ／Ｆ１０，
１１に圧縮される。

【００２６】（３）デ−タｄ₂ ，ｄ₃ がCLK3↑によって
Ｆ／Ｆ１２，１３に圧縮される。 これらの動作に関するタイミング・チャートを、図２に
示す。上記データの組ｄ_O ，…，ｄ_n-1 はハッチングし
た部分に相当し、下向きの矢印で示した時刻において対
応するＦ／Ｆに圧縮される。なお、“Ｘ”で示した部分
は、有効なデータでないことを示す。

【００２７】さて、従来例において説明したと同様、デ
ータｄ_O ，…，ｄ_n-1 とＬＦＳＲ内部のＦ／Ｆのデータ
ｑ₀ ，…，ｑ_n-1 とでシグネチャ圧縮を行なった結果、
ＬＦＳＲ内部のＦ／Ｆのデータがｑ′₀ ，…，ｑ′_n-1
に変化したとすると、以下が成立していなければならな
い。

【００２８】 ｑ′_O ＝ｄ_O XOR ＦＢ ……（式３） （ＦＢ＝ｑ₀ XOR ｑ₁ XOR ｑ₄ XOR ｑ_n-1 ｑ′_i ＝ｄ_i XOR ｑ_i-1 （ｉ＝１，…，ｎ−１） ……（式４） 上記に注意しつつ、前記（１）〜（３）の動作について
詳しく説明する。

【００２９】まず（１）においては、ｄ₄ ，ｄ_n-1 とｑ
₄ ，…，ｑ_n-1 から、ｑ′₄ ，…，ｑ′_n-1 が（式４）
を満足するように生成され、対応するＦ／Ｆ１４，…，
１５に格納される。但し帰還信号ＦＢは、ＦＢ′＝ｑ₀
XOR ｑ₁ XOR ｑ′₄ XOR ｑ′_n-1 に変化してしまうこと
に注意が必要である。

【００３０】次に（２）においては、ｄ₁ ，ｑ₀ ，ｑ′
₁ の間では（式４）が成立し、問題ない（但し、CLK3↑
でのデータのラッチに関係するｑ₁ はｑ′₁ に変化して
いることは注意しておく必要がある）。しかしながら
（式３）に関しては、帰還信号ＦＢが既にＦＢ′に変化
してしまっているため、従来のようなＬＦＳＲの構成の
ままではｑ′₀ ＝ｄ₀ XOR ＦＢ′となってしまい、シグ
ネチャ圧縮の条件が崩れてしまうことになる。そこで、
この実施例では、図１に示したように、CLK1↑で帰還信
号ＦＢをラッチして保持するＦ／Ｆ１を挿入することに
より、（式３）の関係が満足されるようにしている。

【００３１】さらに（３）においては、ｄ₃ ，ｑ₂ ，
ｑ′₃ の間では（式４）が成立し、問題はない。しかし
ながら、（２）の場合と同様、従来のＬＦＳＲの構成の
ままでは、ｑ′₂ ＝ｄ₁ XOR ｑ′₁ となってしまい、シ
グネチャ圧縮の条件が崩れてしまう。そこで、この実施
例では、やはり（２）の場合と同様にして、CLK2↑でデ
ータをラッチして保持するＦ／Ｆ２を挿入し、（式３）
の関係を満足できるようにしている。尚、ディレイ３
は、Ｆ／Ｆ１１のデータが正しくＦ／Ｆ２に伝搬できる
ようにするために、設けられているものであるが、不要
な場合もある（要、不要となる条件については発明の本
質にあまり関係ないので、ここでは詳述しない）。

【００３２】以上のように、この実施例では、互いに異
なるクロックに同期して動作する複数のＦ／Ｆ組を、シ
グネチャ圧縮のための線型帰還条件が満足されるよう、
一時的にデータを保持するＦ／Ｆ１，２を適切な位置に
挿入することにより、１個のＬＦＳＲとして協調的に動
作させることができる。

【００３３】次に、この発明の第２の実施例について図
１〜図３を参照して説明する。この第２の実施例に係る
装置は、第１の実施例において、Ｆ／Ｆ１，２が果たし
ていた役割を、より簡単な回路で実現できる回路を備え
たものである。図３（ａ）は、この簡単化された回路の
構成を示す図である。

【００３４】図３（ａ）に示すように、簡単化された回
路は、基本的にラッチ動作をする回路である。この回路
には参照符号４０を付し、ラッチ回路と呼ぶことにす
る。ラッチ回路４０は、端子Ｄに接続された入力部とし
てのクロックト・インバ−タ(clocked inverter)４１
と、このクロックト・インバ−タ４１の出力が入力さ
れ、端子ＤＯに接続された出力としてのインバ−タ４２
と、これらのクロックト・インバ−タ４１とインバ−タ
４２とのノ−ド４３に接続されたラッチ部４４とを含ん
でいる。ラッチ部４４は、ノ−ド４３に入力を接続した
インバ−タ４５と、このインバ−タ４５の出力が入力さ
れるクロックト・インバ−タ４６とから成る。クロック
ト・インバ−タ４６の出力はノ−ド４３に接続される。
図３（ｂ）には、クロックト・インバ−タ４１、４６の
基本的な回路構成が示されている。入力としては、制御
入力１、制御入力２、および入力の３個があり、１個の
出力を持つ。通常の使用法では、制御入力２としては、
制御入力１の反転を用いるようになっており、制御入力
１＝Low （以後、０と書く）の時、入力の値によらず出
力はhi-Z（ハイ・インピ−ダンス）となり、制御入力１
＝High（以後、１と書く）の時インバ−タと同じ論理的
動作を行うようになっている。クロック信号は、端子Ｃ
に与えられ、クロックト・インバ−タ４１の制御入力
２、およびクロックト・インバ−タ４６の制御入力１に
供給される。また、ラッチ回路４０中には、端子Ｃに与
えられたクロック信号の反転信号を生成するためのイン
バ−タ４７が設けられており、その出力は、クロックト
・インバ−タ４１の制御入力１、およびクロックト・イ
ンバ−タ４６の制御入力２に供給される。図中、クロッ
クト・インバ−タ４１、４６の近傍に付された黒丸印
は、隣接した入力が制御入力２であることを示す。

【００３５】次に、図１に示すＬＦＳＲに、このラッチ
回路４０を組み込んだ場合の動作について説明する。ま
ず、図２から分かるように、CLK2↑でデータｄ₀ ，ｄ₁
が圧縮されるのは、CLK1＝１の期間中である。即ち、帰
還信号ＦＢを保持するのは、CLK1＝１の期間だけで良い
ことになる。

【００３６】図３（ａ）に示されるラッチ回路４０は、
Ｃ端子に入力されるクロック信号の立ち上がりエッジで
ＤＩ端子への入力データをラッチしてクロック信号＝１
の期間中保持し、クロック信号＝０の期間中はＤ端子へ
の入力をＤＯ端子に伝搬する。よって、図１に示される
Ｆ／Ｆ１の代わりに、このラッチ回路４０を設け、その
Ｃ端子にCLK1を接続（図１のノードａ，ｂにそれぞれＤ
Ｉ端子，ＤＯ端子を接続する）することで、Ｆ／Ｆ１の
ほぼ半分の回路量のラッチ回路により、目的を十分果た
すことができることが理解される。

【００３７】また、図２から分かるように、データｄ
₂ ，ｄ₃ が圧縮されるCLK3↑は、ＣＬＫ２↓（ＣＬＫ２
の立ち下がりエッジ）と重なっている。ここでもし、Ｆ
／Ｆ２を、図３（ａ）に示されるラッチ回路４０で置き
換えようとする場合、Ｃ端子＝CLK2に設定することにな
るが、この際、もし、CLK2とCLK3との間にスキューがあ
り、CLK3↑が、CLK2↓に対し、ラッチ回路４０のＤＩ端
子からＤＯ端子を介して、図１のＸＯＲゲ−ト２２の出
力までの伝搬遅延程度より遅れていたとすると、既に変
化したデータｑ′₁ が、ＤＵＴからのデータｄ₁ とＸＯ
ＲされてＦ／Ｆ１２にラッチされてしまう危険がある。
但し、この点に十分注意した上でCLK2↓とCLK3↑との間
のタイミング設計をすれば、上記の伝搬遅延時間は達成
可能なクロック間スキューよりもかなり長いため、ラッ
チ回路４０を用いることができる。但し、実際にはこう
したタイミング設計は面倒なことが多く、ある程度のリ
スクも伴うため、設計の簡便さと動作の確実さからは、
Ｆ／Ｆ２を用いる方が望ましい、ということになる。

【００３８】以上の説明から理解されるように、この発
明の本質は、互いに異なるクロックに同期して動作する
複数のＦ／Ｆの組を互いに結合させて、１個のＬＦＳＲ
を構成するに際し、データを送出する側のＦ／Ｆ（Ｆ／
ＦのＱ出力を入力として生成される帰還信号も含む）を
動作させるクロックが、データを受取る側のＦ／Ｆを動
作させるクロックより先行している場合に、シグネチャ
圧縮の条件が崩れないよう、前者のＦ／Ｆに格納されて
いたデータを一時保持するためのＦ／Ｆまたはラッチを
挿入する、ということである。この点から、上記では、
各クロックは、周期が同一で位相のみ異なっているとい
う例について説明したが、この発明は、周期の異なるク
ロックが混在する場合にも適用可能である。

【００３９】また、上述の実施例において、ＤＵＴから
の出力間の相対的な位置を自由に変更できるならば、Ｌ
ＦＳＲ内部に挿入すべきＦ／Ｆまたはラッチの数は、最
小で１個にまで抑制することができる。例えば、シグネ
チャ圧縮動作条件を満足させるよう、時系列的に順次付
けられた複数のクロックCLK1，CLK2，…のエッジによっ
てデータが変化するＦ／Ｆのグループ１，２，…が、Ｌ
ＦＳＲ内部でのデータ（帰還データを除く）の流れと反
対方向に順に並べられた構成になっている場合、帰還信
号を保持するためのＦ／Ｆまたはラッチだけを挿入すれ
ば良い。こうした情報をうまく活用することにより、現
実のインプリメントにおいて、付加回路の量を有効に削
減することが可能である。

【００４０】次に、第３の実施例として、この発明に係
るＬＦＳＲを、擬似乱数発生回路として用いた例につい
て説明する。図４に示すように、擬似乱数発生回路を構
成する場合には、図１に示された回路から、ＤＵＴから
の出力をシグネチャ圧縮するためのＸＯＲ回路２０〜２
５を削除し、正しい動作の保証のためディレイ３を適当
な位置に付加すればよい（これらディレイ３は不要であ
る場合もある）。

【００４１】図４中、図１と同じ参照符号が割り当てら
れているものは、同じ意味で使用されている。クロック
CLK1，CLK2，CLK3も、図２に示すものと同じタイミング
で変化する。

【００４２】従来例で触れた最大長（２ⁿ −１サイク
ル）の擬似乱数発生の条件を以下に示す（帰還信号ＦＢ
は最大長を与えるような構成になっているとしてい
る）。 ｑ′_O ＝ＦＢ＝ｑ₀ XOR ｑ₁ XOR ｑ₄ XOR ｑ_n-1 ｑ′_i ＝ｑ_i-1 （ｉ＝１，…，ｎ−１） 擬似乱数発生では、シグネチャ圧縮の場合と異なり、い
ずれのクロックが最初かという定義が難しいが、上述し
たこの発明の本質を踏まえて見ていくと、この定義いか
んによらず、従来のようなＬＦＳＲの構成にすると、一
般に、 ｑ′_i ＝ｑ′_i-1 ＝ｑ_i-2 となってしまい、上述の条件を満たさなくなることが容
易に分かる。それ故、やはり図４に示したようにＦ／Ｆ
１，２（またはラッチ）を設けることが最も望ましいこ
とになる。

【００４３】次に、第４の実施例として、この発明に係
るＬＦＳＲを、ＬＳＩのＩ／Ｏ（Input ／Output）部に
適用した半導体集積回路装置について説明する。本来、
ＬＳＩのＩ／Ｏ部の入出力端子にレジスタやＦ／Ｆが設
けられていることはあまりないため、この発明をこの部
分に適用しようとすると、各入出力端子にＦ／Ｆを付加
する必要があり、面積増加の面から現実的でなくなって
しまうように見える。そこで、まず、この実施例の技術
的な背景・実現性について一寸説明しておく。

【００４４】近年、ＬＳＩの大規模化・複雑化に伴い、
複数のＬＳＩを搭載するボードのテストが著しく困難化
するとの懸念から、各ＬＳＩのＩ／Ｏ部を構成する入出
力端子に対してスキャン動作可能なＦ／Ｆを配し、その
ＬＳＩからの出力データをボード外部で直接観測した
り、ボード外部から任意のデータをそのＬＳＩに供給で
きるようにして、ボードレベルのテストを容易化するバ
ウンダリ・スキャン手法（Boundary Scan Method）が提
唱され、数年前にＩＥＥＥ標準１１４９．１となり、現
在に至っている。バウンダリ・スキャンという呼び方
は、上記のようなスキャン可能なＦ／Ｆ（バウンダリ・
スキャンＦ／Ｆと呼ぶ）が、ＬＳＩの周縁部（Boundar
y）に配置されるところから来ている。いずれにして
も、ボードレベルのテスト容易化という観点から、今後
ＬＳＩのＩ／Ｏ部にレジスタ、Ｆ／Ｆが配置される可能
性は高くなりつつあり、こうした状況下においては、以
下で述べる実施例は極めて実現性が高いものとなる。

【００４５】さて、図５に示すように、ＬＳＩ５０内部
には、ＢＩＳＴの対象となる論理回路ブロック（ＤＵ
Ｔ）５１、入力用テストデータ発生回路ブロック５２、
３種類のバウンダリ・スキャン回路（以下Ｂ．Ｓ．Ｃ．
と略記）ブロック５３、５４、５５、クロック発生回路
５６がそれぞれ設けられている。ここで、テストデータ
発生回路ブロック５２は、例えば図４、または図10(a)
に示す構成を基本としたＬＦＳＲである。また、Ｂ．
Ｓ．Ｃ．ブロック５３、５４、５５は互いに接続され、
例えば図１に示す構成を基本として一つのＬＦＳＲを構
成し、テスト結果判定回路５７として機能する。論理回
路ブロック５１には入力端子部７１があり、この入力端
子部７１は、テストデ−タ発生回路の出力端子部７２に
接続されている。また、論理回路ブロック５１には出力
端子部７３、７４、７５があり、出力端子部７３はＢ．
Ｓ．Ｃ．ブロック５３の入力端子部７６に、出力端子部
７４はＢ．Ｓ．Ｃ．ブロック５４の入力端子部７７に、
出力端子部７５はＢ．Ｓ．Ｃ．ブロック５５の入力端子
部７８にそれぞれ接続されている。

【００４６】ＢＩＳＴ実行時、論理回路ブロック５１は
入力用テストデータ発生回路ブロック５２の出力をテス
ト入力データとして受取り、この入力デ−タに基づいた
応答出力を、Ｂ．Ｓ．Ｃ．ブロック５３〜５５に対して
応答出力を与えるようになっている。

【００４７】Ｂ．Ｓ．Ｃ．ブロック５３〜５５は、ＢＩ
ＳＴ実行時、それぞれの内部のバウンダリ・スキャンＦ
／Ｆが、クロック発生回路ブロック５６（後述）から供
給される異なるクロック信号CLK1，CLK2，CLK3にそれぞ
れ同期して動作し、全体として、この発明によるＬＦＳ
Ｒを構成する。それ故、これらのＢ．Ｓ．Ｃ．ブロック
のいずれかは、例えば図１で示したような、本発明によ
る、シグネチャ圧縮条件をみたすための回路要素を内蔵
している（図示せず）。また、これらのＢ．Ｓ．Ｃ．ブ
ロックは、線型帰還回路を構成するためのＦＢＩ（帰還
信号入力）端子またはＦＢＯ（帰還信号出力）端子を有
している。また、バウンダリ・スキャン転送のためのＢ
ＳＩ（バウンダリ・スキャン入力）端子およびＢＳＯ
（バウンダリ・スキャン出力）端子を有している。Ｂ．
Ｓ．Ｃ．ブロック５３のＢＳＩ端子には、他のバウンダ
リ・スキャン回路ブロック（図示せず）からのバウンダ
リ・スキャン出力が接続されているが、ＢＩＳＴ動作時
には、帰還信号を選択するため、前記出力は切り離され
るようになっている。Ｂ．Ｓ．Ｃ．ブロック５５のＢＳ
Ｏ端子は、さらに他のＢ．Ｓ．Ｃ．ブロック（図示せ
ず）のＢＳＩ端子に接続される。

【００４８】Ｂ．Ｓ．Ｃ．ブロック５３〜５５（出力端
子用）の内部構成（１ビット分）を、図６に示す。図６
に示すように、Ｆ／Ｆ６０は、バウンダリ・スキャン動
作に使用されるバウンダリ・スキャンＦ／Ｆであり、Ｄ
ＵＴからの出力の並列シグネチャ圧縮動作において、Ｌ
ＦＳＲを構成するＦ／Ｆとしても使用される。クロック
発生回路ブロック５６からのクロック信号は、このＦ／
Ｆの端子Ｃに供給されることになる。ＤＵＴ（被テスト
回路、即ち論理回路ブロック５１）の出力端子はＤＩ端
子に接続されており、Ｓ２＝０で与えられる通常動作
時、マルチプレクサ６３、およびＤＯ端子を介してＬＳ
Ｉ５０の出力端子（出力パッド：図示せず）に出力され
る。

【００４９】また、Ｓ０＝０，Ｓ１＝１の時、バウンダ
リ・スキャン動作を行い、Ｂ．Ｓ．Ｃ．ブロック５３〜
５５内の各ビットのＦ／Ｆ６０に相当するＦ／Ｆの内容
をシリアルに転送する。ＤＵＴ（被テスト回路、即ち論
理回路ブロック５１）からの出力は、ＬＦＳＲの入力に
導かれ、CLK ＝CLK1↑，CLK2↑，CLK3↑の時、Ｂ．Ｓ．
Ｃ．ブロック５３，５４，５５において、シグネチャ圧
縮動作が行なわれる。なお、Ｓ０＝１，Ｓ１＝０の時、
CLK1↑，CLK2↑，CLK3↑により、それぞれＢ．Ｓ．Ｃ．
ブロック５３，５４，５５において、ＤＵＴからの出力
をラッチできるようになっている。Ｆ／Ｆ６１は、バウ
ンダリ・スキャンＦ／Ｆ６０を利用したバウンダリ・ス
キャンデータの転送中に、ＬＳＩ外部に対し、異常な動
作を誘発するようなデータが偶然に供給されないように
するためのものである。Ｆ／Ｆ６１の内容は、まずバウ
ンダリ・スキャン動作モードによって、各バウンダリ・
スキャンＦ／Ｆ６０に必要なデータを転送した後、更新
（updating）クロックCLK-UDを立ち上げれば変更できる
ようになっている。

【００５０】また、上記クロック発生回路５６は、ＬＳ
Ｉ５０外部からの基本クロック入力信号CLK0の周波数を
定数倍し、この定数倍された周波数に対応する周期を、
最小のきざみ幅とするＬＳＩ５０内部への複数のクロッ
ク（CLK1，CLK2，CLK3）を発生させる。回路ブロック５
６の構成の一例を図７に示す（CLK0の周波数を４倍にす
る場合）。

【００５１】図７に示すように、この回路ブロックは、
ＰＬＬ（Phase Locked Loop ）回路６４、２ビットカウ
ンタ６５、２ビットデコーダ６６から構成されている。
ＰＬＬ回路は、外部からの基本クロック入力信号CLK0の
周波数を、整数倍する回路である。ここではクロック入
力信号CLK0から、その４倍の周波数のクロック信号CLK
を発生させている。この信号CLK によって、カウンタ６
５がカウントアップされる。デコーダ６６は、カウンタ
６５の出力値００，０１，１０，１１に対し、それぞれ
クロック出力CLK1，CLK2，CLK3，CLK4だけを１にするよ
うになっている（尚、CLK4はＬＳＩ５０内では使用され
ていない）。カウンタ６５は、リセット信号ＲＳＴ＝１
によって１１を出力するような初期化が行なわれる。以
上のような図７に示される回路によって得られるクロッ
ク信号のタイミング・チャートを図８に示しておく。

【００５２】但し、厳密にいえば、この例のように３種
類のクロックエッジでのシグネチャ圧縮によっては、従
来例に比べれば相当改善されるが、ＤＵＴのＡＣ出力デ
ィレイに対する極めて正確なチェックはやや難しい。よ
り厳密な時間分解能を要求する場合は、例えば回路ブロ
ック５６内部のＰＬＬ回路で、上記実施例より高周波の
クロック信号CLK を発生させるようにして、さらにクロ
ックのエッジ間の時間のきざみ幅を細かくしてＬＦＳＲ
に適用するようにする必要がある。

【００５３】なお、上記で回路ブロック５６によって供
給していた複数のクロックをＬＳＩ外部から複数のピン
を介して供給する、というインプリメントも勿論可能で
ある。 さらに、特に図示しないが、テストデ−タ発生
回路として、図４に示したような擬似乱数発生可能な線
型シフトレジスタ（ＬＦＳＲ）をインプリメントするこ
とも勿論可能である。この時には、テストデ−タ発生回
路の出力が、ＤＵＴの入力端子に導かれる。

【００５４】この発明は、以上説明してきた実施例以外
にも様々な回路に適用することができる。例えば、図９
に示すＢＩＬＢＯ（Built-In Logic Block Observer ）
に対してもインプリメントできる。ＢＩＳＴは、自動テ
ストデータ発生回路から多数のテストデータをＤＵＴ
（被テスト回路）に供給し、これらに対するＤＵＴの多
数の応答出力をＬＦＳＲでシグネチャ圧縮し、最後にＬ
ＦＳＲ内にある結果（シグネチャ）をチェックするだけ
で故障検出（detection ）が可能、という大きな利点を
持つが、その裏返しとして、ＤＵＴが異常な出力をした
サイクルやその異常データを知ることができず、故障箇
所を特定する故障診断（diagnosis ）に相当の困難を伴
う、という弱点を持つ。ＢＩＬＢＯは、ＬＦＳＲに対し
簡単な回路を付加して、シグネチャ圧縮と共にスキャン
動作も可能な構成とすることで、この弱点を克服しよう
としたものである。ＢＩＬＢＯの動作は、図９から分か
るように、２種類の制御信号Ｂ₁ ，Ｂ₂ で規定される。
Ｂ₁ ＝１，Ｂ₂ ＝１の時、通常動作し（ＤＵＴからの各
出力Ｚ₁ 〜Ｚ₈ が別々のＤ型Ｆ／Ｆにラッチされる）、
Ｂ₁ ＝１，Ｂ₂ ＝０の時、並列入力のＬＦＳＲとして動
作し、並列シグネチャ圧縮可能となる。また、Ｂ₁ ＝
０，Ｂ₂ ＝０の時、スキャン動作する。このＢＩＬＢＯ
を、内部のＦ／Ｆが、互いに異なるクロックに同期して
動作するような場合にも適用しようとした場合、この発
明を用いれば良いのは容易に理解できよう。全てこうし
た、ＬＦＳＲを基本にした回路に対してこの発明を適用
した類いのものは、この発明の範疇に含まれるべきもの
である。また、この発明の実施例から論理ゲートやトラ
ンジスタ等の回路要素レベルの変更や、各種信号の極性
の変更等により得られるものも当然この発明の範囲内で
ある。

【００５５】上記実施例により説明されたＬＦＳＲで
は、Ｆ／Ｆ毎に異なるクロックに同期して動作すること
を許して擬似乱数を発生したり、シグネチャ圧縮を実行
できるようにしたため、例えば、複数のクロックに同期
して動作するＬＳＩの内部や、信号が種々のタイミング
で変化するＬＳＩのＩ／Ｏ部において、面積効率が高
く、ＤＵＴのＡＣ出力ディレイ故障も検出可能な高機能
なＢＩＳＴを構築できるようになる。

【００５６】

【発明の効果】以上、説明したように、この発明によれ
ば、互いに異なるクロックにより動作するF/F を含みな
がらも、擬似乱数発生または線型帰還の条件を満足する
線型帰還シフトレジスタおよびそれを具備した半導体集
積回路装置を提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施例に係る線型帰還
シフトレジスタの構成図。

【図２】図２はこの発明の第１の実施例に係る線型帰還
シフトレジスタのタイミング・チャ−ト。

【図３】図３はこの発明の第２の実施例に係る線型帰還
シフトレジスタが具備するラッチ回路を説明するための
図で、（ａ）図はその構成図、（ｂ）図は（ａ）図に示
されるクロックト・インバ−タの回路図。

【図４】図４はこの発明の第３の実施例に係る線型帰還
シフトレジスタの構成図。

【図５】図５はこの発明の第４の実施例に係る半導体集
積回路装置の構成図。

【図６】図６はこの発明の第４の実施例に係る半導体集
積回路装置が備えるバウンダリ・スキャン回路を構成す
る基本回路の１ビット分の構成図。

【図７】図７はこの発明の第４の実施例に係る半導体集
積回路装置が備えるクロック発生回路の構成図。

【図８】図８は図７に示すクロック発生回路のタイミン
グ・チャ−ト。

【図９】図９はＢＩＬＢＯの構成を示す構成図。

【図１０】図10は従来の線型帰還シフトレジスタの構成
図で、（ａ）図はテストデ−タ発生回路としての線型帰
還シフトレジスタの構成図、（ｂ）図はテスト結果判定
回路としての線型帰還シフトレジスタの構成図。

【符号の説明】

１，２…フリップフロップ、３…ディレイ、１０〜１６
…フリップフロップ、２０〜２５…排他的論理和ゲ−
ト、３０〜３２…排他的論理和ゲ−ト、４０…ラッチ回
路、５０…ＬＳＩ、５１…論理回路ブロック、５２…入
力用テストデ−タ発生回路、５３〜５５バウンダリ・ス
キャン回路、５６…クロック発生回路、101,102,103 …
フリップフロップの組、200 …帰還回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−115872（ＪＰ，Ａ) 特開 平３−35500（ＪＰ，Ａ) 特開 平４−222995（ＪＰ，Ａ) 特開 平５−128889（ＪＰ，Ａ) 特開 昭50−68439（ＪＰ，Ａ) 特開 平４−328476（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/58 G01R 31/28 G06F 11/22 310

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 第１クロックに同期して動作する複数の
   フリップフロップを含む第１フリップフロップの組と、 前記第１フリップフロップの組にシリアルに結合され、
   前記第１クロックとは異なる第２クロックに同期して動
   作する複数のフリップフロップを含む第２フリップフロ
   ップの組と、 前記第２フリップフロップの組の、最終段フリップフロ
   ップに格納されたデータを、前記第１、第２フリップフ
   ロップの組の、任意のフリップフロップに格納されたデ
   ータと排他的論理和をとりながら、前記第１フリップフ
   ロップの組の、初段フリップフロップに帰還させる帰還
   回路とを、少なくとも備え、 前記第１、第２フリップフロップの組との間、及び前記
   帰還回路と前記初段フリップフロップとの間の少なくと
   もいずれか一方に、 擬似乱数発生、または線型帰還の条
   件を成立させる成立手段が挿入されていることを特徴と
   する線型帰還シフトレジスタ。
2. 【請求項２】 前記成立手段は、前記第１フリップフロ
   ップの組中の、フリップフロップに格納されたデータ
   を、擬似乱数発生、または線型帰還の条件を成立させる
   ように遅延させ、前記第２フリップフロップの組中のフ
   リップフロップ、及び前記帰還回路に入力させる遅延回
   路であることを特徴とする請求項１に記載の線型帰還シ
   フトレジスタ。
3. 【請求項３】 前記遅延回路は、フリップフロップ、及
   びラッチ回路の少なくともいずれか一方を含み、前記遅延回路が含むフリップフロップ、及び前記ラッチ
   回路は、前記第１クロックが前記第２クロックより先行
   している場合に、擬似乱数発生、または線型帰還の条件
   が崩れないように、前記第１フリップフロップの組中
   の、フリップフロップに格納されていたデータを、一時
   保持する ことを特徴とする請求項２に記載の線型帰還シ
   フトレジスタ。
4. 【請求項４】 半導体集積回路チップ内部、外部のいず
   れかから発生された第１クロックに同期して動作する複
   数のフリップフロップを含む第１フリップフロップの組
   と、前記第１フリップフロップの組にシリアルに結合さ
   れ、前記第１ クロックとは異なり、半導体集積回路チッ
   プ内部、外部のいずれかから発生された第２クロックに
   同期して動作する複数のフリップフロップを含む第２フ
   リップフロップの組と、前記第２フリップフロップの組
   の、最終段フリップフロップに格納されたデータを、前
   記第１、第２フリップフロップの組の、任意のフリップ
   フロップに格納されたデータと排他的論理和をとりなが
   ら、前記第１フリップフロップの組の、初段フリップフ
   ロップに帰還させる帰還回路とを、少なくとも備え、前
   記第１、第２フリップフロップの組との間、及び前記帰
   還回路と前記初段フリップフロップとの間の少なくとも
   いずれか一方に、擬似乱数発生、または線型帰還の条件
   を成立させる成立手段が挿入された線型帰還シフトレジ
   スタを具備し、 前記第１、第２フリップフロップの組中の、フリップフ
   ロップ の出力が前記チップ内部に設けられた半導体集積
   回路部の少なくとも入力端子として機能する端子に電気
   的に結合され、前記線型帰還シフトレジスタがテストデ
   ータ発生回路として機能されていることを特徴とする半
   導体集積回路装置。
5. 【請求項５】 半導体集積回路チップ内部、外部のいず
   れかから発生された第１クロックに同期して動作する複
   数のフリップフロップを含む第１フリップフロップの組
   と、前記第１フリップフロップの組にシリアルに結合さ
   れ、前記第１クロックとは異なり、半導体集積回路チッ
   プ内部、外部のいずれかから発生された第２クロックに
   同期して動作する複数のフリップフロップを含む第２フ
   リップフロップの組と、前記第２フリップフロップの組
   の、最終段フリップフロップに格納されたデータを、前
   記第１、第２フリップフロップの組の、任意のフリップ
   フロップに格納されたデータと排他的論理和をとりなが
   ら、前記第１フリップフロップの組の、初段フリップフ
   ロップに帰還させる帰還回路とを、少なくとも備え、前
   記第１、第２フリップフロップの組との間、及び前記帰
   還回路と前記初段フリップフロップとの間の少なくとも
   いずれか一方に、擬似乱数発生、または線型帰還の条件
   を成立させる成立手段が挿入された線型帰還シフトレジ
   スタを具備し、 前記第１、第２フリップフロップの組中の、フリップフ
   ロップ の入力が前記チップ内部に設けられた半導体集積
   回路部の少なくとも出力端子として機能する端子に電気
   的に結合され、前記線型帰還シフトレジスタがテスト結
   果判定回路として機能されていることを特徴とする半導
   体集積回路装置。
6. 【請求項６】 半導体集積回路チップ外部から基本クロ
   ックの供給を受け、この基本クロックから、少なくとも
   前記第１、第２クロックを発生させるクロック発生手段
   を前記チップ内部に、さらに具備し、前記クロック発生
   手段は、前記基本クロックの周波数を定数倍し、この定
   数倍された周波数に対応する周期を最小のきざみ幅とし
   て、前記第１、第２クロックを生成することを特徴とす
   る請求項４あるいは請求項５いずれか１項に記載の半導
   体集積回路装置。
7. 【請求項７】 前記クロック発生手段は、ＰＬＬ回路を
   含むことを特徴とする請求項６に記載の半導体集積回路
   装置。