JP2937919B2 - 疑似乱数発生回路 - Google Patents
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
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Description
【０００１】
【発明の属する技術分野】本発明は、ＬＦＳＲを用いた
疑似乱数発生回路に係り、特に乱数の周期に不規則性を
持たせて乱数性を高めた疑似乱数発生回路に関するもの
である。
疑似乱数発生回路に係り、特に乱数の周期に不規則性を
持たせて乱数性を高めた疑似乱数発生回路に関するもの
である。
【０００２】
【従来の技術】従来より、暗号アルゴリズム等に乱数が
用いられているが、このときの乱数としては、扱いやす
さや処理の簡単さから真性乱数よりも、ソフトウェアで
も容易に作成可能な疑似乱数を用いることが多い。疑似
乱数を発生する疑似乱数発生回路としては、リニアフィ
ードバックシフトレジスタ（Linear Feedback Shift Re
gister、以下、ＬＦＳＲと略す）が生成する長周期の乱
数列を用いることが一般的となっている。ＬＦＳＲは、
直列に接続された複数のレジスタの所定の出力が排他的
論理和回路を介して先頭のレジスタにフィードバックさ
れる構造となっており、フィードバック部に排他的論理
和回路を設けることにより、比較的長周期の乱数列を得
ることが可能である。
用いられているが、このときの乱数としては、扱いやす
さや処理の簡単さから真性乱数よりも、ソフトウェアで
も容易に作成可能な疑似乱数を用いることが多い。疑似
乱数を発生する疑似乱数発生回路としては、リニアフィ
ードバックシフトレジスタ（Linear Feedback Shift Re
gister、以下、ＬＦＳＲと略す）が生成する長周期の乱
数列を用いることが一般的となっている。ＬＦＳＲは、
直列に接続された複数のレジスタの所定の出力が排他的
論理和回路を介して先頭のレジスタにフィードバックさ
れる構造となっており、フィードバック部に排他的論理
和回路を設けることにより、比較的長周期の乱数列を得
ることが可能である。
【０００３】例えば、ｎ個のレジスタで構成されるＬＦ
ＳＲから得られる乱数列の周期は、ｎ次の線形最大周期
列（Ｍ系列と呼ばれる）２n −１となる。なお、ＬＦＳ
Ｒで用いられる周期とは、時間を表すものではなく、生
成される乱数のパターンが何通りあるかを示すパターン
周期（つまり、このパターン周期ごとに同一の乱数が発
生する）であるが、以降では単に周期と記載する。図５
に７段のＬＦＳＲを用いた従来の疑似乱数発生回路のブ
ロック図を示す。この疑似乱数発生回路は、直列に接続
された七個のレジスタ１２−１〜１２−７のうちの２段
目のレジスタ１２−２の出力と最後段のレジスタ１２−
７の出力を排他的論理和回路１４に入力し、この排他的
論理和回路１４の出力を先端のレジスタ１２−１の入力
にフィードバックする構成となっている。
ＳＲから得られる乱数列の周期は、ｎ次の線形最大周期
列（Ｍ系列と呼ばれる）２n −１となる。なお、ＬＦＳ
Ｒで用いられる周期とは、時間を表すものではなく、生
成される乱数のパターンが何通りあるかを示すパターン
周期（つまり、このパターン周期ごとに同一の乱数が発
生する）であるが、以降では単に周期と記載する。図５
に７段のＬＦＳＲを用いた従来の疑似乱数発生回路のブ
ロック図を示す。この疑似乱数発生回路は、直列に接続
された七個のレジスタ１２−１〜１２−７のうちの２段
目のレジスタ１２−２の出力と最後段のレジスタ１２−
７の出力を排他的論理和回路１４に入力し、この排他的
論理和回路１４の出力を先端のレジスタ１２−１の入力
にフィードバックする構成となっている。
【０００４】ＬＦＳＲを用いた疑似乱数発生回路の場
合、Ｍ系列のビット列を生成するので、図５のような７
段のＬＦＳＲの場合は、１２７（＝２7 −１）通りの疑
似乱数列を生成することができる。このようなｎ段の構
造を持つＬＦＳＲは、２n −１の周期を有する乱数列が
得られるものであるが、生成される乱数列を暗号回路の
シードとして用いた場合、この暗号回路から生成される
暗号文は比較的容易に解読されてしまう危険性がある。
例えば、畳み込み符号に代表されるストリーム型暗号で
は、平文の２進系列と疑似乱数発生回路から生成した２
進疑似乱数系列の排他的論理和をとることによりストリ
ーム暗号を生成するが、疑似乱数系列又は疑似乱数系列
生成論理が判明してしまった場合、入手した暗号文から
平文を再生することは容易に可能であり、その結果暗号
回路としての機能を失ってしまうことになる。
合、Ｍ系列のビット列を生成するので、図５のような７
段のＬＦＳＲの場合は、１２７（＝２7 −１）通りの疑
似乱数列を生成することができる。このようなｎ段の構
造を持つＬＦＳＲは、２n −１の周期を有する乱数列が
得られるものであるが、生成される乱数列を暗号回路の
シードとして用いた場合、この暗号回路から生成される
暗号文は比較的容易に解読されてしまう危険性がある。
例えば、畳み込み符号に代表されるストリーム型暗号で
は、平文の２進系列と疑似乱数発生回路から生成した２
進疑似乱数系列の排他的論理和をとることによりストリ
ーム暗号を生成するが、疑似乱数系列又は疑似乱数系列
生成論理が判明してしまった場合、入手した暗号文から
平文を再生することは容易に可能であり、その結果暗号
回路としての機能を失ってしまうことになる。
【０００５】暗号回路から出力される暗号文のデータ解
析等を行っても、予測不可能な疑似乱数系列を効率的に
生成することが重要なことは周知の事実である。データ
解析を行っても解析不可能な疑似乱数系列を生成するに
は、次数ｎ（レジスタの個数）を増やせばよいが、回路
規模等の制約から少ないビット数のＬＦＳＲしか使用す
ることができない場合がある。したがって、少ないビッ
ト数のＬＦＳＲを用いた疑似乱数発生回路から生成され
る乱数列を暗号アルゴリズムのシードとして用いる場合
には、乱数列の予測が困難となるように効率的に乱数列
の周期を乱す工夫が必要となる。
析等を行っても、予測不可能な疑似乱数系列を効率的に
生成することが重要なことは周知の事実である。データ
解析を行っても解析不可能な疑似乱数系列を生成するに
は、次数ｎ（レジスタの個数）を増やせばよいが、回路
規模等の制約から少ないビット数のＬＦＳＲしか使用す
ることができない場合がある。したがって、少ないビッ
ト数のＬＦＳＲを用いた疑似乱数発生回路から生成され
る乱数列を暗号アルゴリズムのシードとして用いる場合
には、乱数列の予測が困難となるように効率的に乱数列
の周期を乱す工夫が必要となる。
【０００６】そこで、少ないビット数のＬＦＳＲで乱数
性を高めた疑似乱数発生回路が提案されている（特開平
５−３２７４２７号公報）。図６、図７に特開平５−３
２７４２７号公報で提案された従来の疑似乱数発生回路
のブロック図を示す。図６の疑似乱数発生回路では、先
頭のレジスタ１２−１の出力と最後段のレジスタ１２−
７の出力を排他的論理和回路１４ａに入力している。そ
して、切替スイッチ１５は、この排他的論理和回路１４
ａの出力とレジスタ１２−７の出力のうちの何れかを選
択して、レジスタ１２−１の入力にフィードバックする
ように接続されている。この切替スイッチ１５は、通
常、排他的論理和回路１４ａの出力を選択しており、レ
ジスタ１２−１〜１２−７のビット数に応じた乱数列の
一周期分の回数だけＬＦＳＲがシフトした後に、レジス
タ１２−７の出力を選択し、この状態で所定の回数のシ
フトが行われた後に、再び排他的論理和回路１４ａの出
力を選択する。このようにして、乱数列の周期を長くす
ることができる。
性を高めた疑似乱数発生回路が提案されている（特開平
５−３２７４２７号公報）。図６、図７に特開平５−３
２７４２７号公報で提案された従来の疑似乱数発生回路
のブロック図を示す。図６の疑似乱数発生回路では、先
頭のレジスタ１２−１の出力と最後段のレジスタ１２−
７の出力を排他的論理和回路１４ａに入力している。そ
して、切替スイッチ１５は、この排他的論理和回路１４
ａの出力とレジスタ１２−７の出力のうちの何れかを選
択して、レジスタ１２−１の入力にフィードバックする
ように接続されている。この切替スイッチ１５は、通
常、排他的論理和回路１４ａの出力を選択しており、レ
ジスタ１２−１〜１２−７のビット数に応じた乱数列の
一周期分の回数だけＬＦＳＲがシフトした後に、レジス
タ１２−７の出力を選択し、この状態で所定の回数のシ
フトが行われた後に、再び排他的論理和回路１４ａの出
力を選択する。このようにして、乱数列の周期を長くす
ることができる。
【０００７】また、図７の疑似乱数発生回路では、先頭
のレジスタ１２−１の出力と２段目のレジスタ１２−２
の出力を切替スイッチ１５ａに入力している。そして、
この切替スイッチ１５ａの出力と最後段のレジスタ１２
−７の出力を排他的論理和回路１４ｂに入力し、この排
他的論理和回路１４ｂの出力を先頭のレジスタ１２−１
に入力するようにしている。切替スイッチ１５ａは、初
めレジスタ１２−１の出力を選択しており、レジスタ１
２−１〜１２−７のビット数に応じた乱数列の一周期分
の回数だけＬＦＳＲがシフトした後に、レジスタ１２−
２の出力を選択し、この状態で乱数列の一周期分の回数
だけＬＦＳＲがシフトした後に、再びレジスタ１２−１
の出力を選択する。このようにして、乱数の周期を約２
倍にすることができる。
のレジスタ１２−１の出力と２段目のレジスタ１２−２
の出力を切替スイッチ１５ａに入力している。そして、
この切替スイッチ１５ａの出力と最後段のレジスタ１２
−７の出力を排他的論理和回路１４ｂに入力し、この排
他的論理和回路１４ｂの出力を先頭のレジスタ１２−１
に入力するようにしている。切替スイッチ１５ａは、初
めレジスタ１２−１の出力を選択しており、レジスタ１
２−１〜１２−７のビット数に応じた乱数列の一周期分
の回数だけＬＦＳＲがシフトした後に、レジスタ１２−
２の出力を選択し、この状態で乱数列の一周期分の回数
だけＬＦＳＲがシフトした後に、再びレジスタ１２−１
の出力を選択する。このようにして、乱数の周期を約２
倍にすることができる。
【０００８】
【発明が解決しようとする課題】以上のようにして従来
の疑似乱数発生回路では、乱数性を高めているが、ＬＦ
ＳＲで得られる乱数系列を著しく乱すものではないの
で、生成された乱数列とその疑似乱数発生回路を動作さ
せている周辺の回路動作との比較検討により、疑似乱数
発生回路の構成が判明してしまうという問題点があっ
た。その結果、このような疑似乱数発生回路から生成さ
れる乱数列を暗号アルゴリズムのシードとして利用して
いると、暗号生成回路の出力である暗号コードと解析し
た乱数系列とにより、暗号化する前の平文が比較的容易
に解読されてしまうという問題点があった。本発明は、
上記課題を解決するためになされたもので、少ないビッ
ト数のＬＦＳＲで高い乱数性が得られ、かつ生成された
乱数列から回路構成を解析することのできない疑似乱数
発生回路を提供することを目的とする。
の疑似乱数発生回路では、乱数性を高めているが、ＬＦ
ＳＲで得られる乱数系列を著しく乱すものではないの
で、生成された乱数列とその疑似乱数発生回路を動作さ
せている周辺の回路動作との比較検討により、疑似乱数
発生回路の構成が判明してしまうという問題点があっ
た。その結果、このような疑似乱数発生回路から生成さ
れる乱数列を暗号アルゴリズムのシードとして利用して
いると、暗号生成回路の出力である暗号コードと解析し
た乱数系列とにより、暗号化する前の平文が比較的容易
に解読されてしまうという問題点があった。本発明は、
上記課題を解決するためになされたもので、少ないビッ
ト数のＬＦＳＲで高い乱数性が得られ、かつ生成された
乱数列から回路構成を解析することのできない疑似乱数
発生回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の疑似乱数発生回
路は、請求項１に記載のように、生成する乱数のビット
幅分のレジスタと少なくとも１ビットの冗長レジスタか
ら複数のレジスタが構成され、シフトクロックに応じて
シフト動作を行うリニアフィードバックシフトレジスタ
と、冗長レジスタの出力値に応じて複数の内部クロック
から１つを選択し、これをシフトクロックとして出力す
る選択回路とを有するものである。このように、リニア
フィードバックシフトレジスタ中に冗長レジスタを設
け、選択回路が冗長レジスタの出力値に応じて複数の内
部クロックから１つを選択してシフトクロックとして出
力することにより、見かけ上の周期がレジスタ及び冗長
レジスタのビット数で決定される周期よりも長くなる疑
似乱数発生回路を得ることができる。
路は、請求項１に記載のように、生成する乱数のビット
幅分のレジスタと少なくとも１ビットの冗長レジスタか
ら複数のレジスタが構成され、シフトクロックに応じて
シフト動作を行うリニアフィードバックシフトレジスタ
と、冗長レジスタの出力値に応じて複数の内部クロック
から１つを選択し、これをシフトクロックとして出力す
る選択回路とを有するものである。このように、リニア
フィードバックシフトレジスタ中に冗長レジスタを設
け、選択回路が冗長レジスタの出力値に応じて複数の内
部クロックから１つを選択してシフトクロックとして出
力することにより、見かけ上の周期がレジスタ及び冗長
レジスタのビット数で決定される周期よりも長くなる疑
似乱数発生回路を得ることができる。
【００１０】また、請求項２に記載のように、生成する
乱数のビット幅分のレジスタと少なくとも１ビットの冗
長レジスタから複数のレジスタが構成され、シフトクロ
ックに応じてシフト動作を行うリニアフィードバックシ
フトレジスタと、冗長レジスタの出力値に応じて複数の
内部クロックから１つを選択する選択回路と、内部クロ
ックよりも高速なクロックと選択回路の出力との論理積
をとり、この結果をシフトクロックとして出力する論理
積回路とを有するものである。このように、リニアフィ
ードバックシフトレジスタ中に冗長レジスタを設け、選
択回路が冗長レジスタの出力値に応じて複数の内部クロ
ックから１つを選択し、論理積回路が内部クロックより
も高速なクロックと選択回路の出力との論理積をとるこ
とにより、見かけ上の周期がレジスタ及び冗長レジスタ
のビット数で決定される周期よりも長くなる疑似乱数発
生回路を得ることができる。
乱数のビット幅分のレジスタと少なくとも１ビットの冗
長レジスタから複数のレジスタが構成され、シフトクロ
ックに応じてシフト動作を行うリニアフィードバックシ
フトレジスタと、冗長レジスタの出力値に応じて複数の
内部クロックから１つを選択する選択回路と、内部クロ
ックよりも高速なクロックと選択回路の出力との論理積
をとり、この結果をシフトクロックとして出力する論理
積回路とを有するものである。このように、リニアフィ
ードバックシフトレジスタ中に冗長レジスタを設け、選
択回路が冗長レジスタの出力値に応じて複数の内部クロ
ックから１つを選択し、論理積回路が内部クロックより
も高速なクロックと選択回路の出力との論理積をとるこ
とにより、見かけ上の周期がレジスタ及び冗長レジスタ
のビット数で決定される周期よりも長くなる疑似乱数発
生回路を得ることができる。
【００１１】また、請求項３に記載のように、リニアフ
ィードバックシフトレジスタの代わりに、生成する乱数
のビット幅分のレジスタから複数のレジスタが構成さ
れ、シフトクロックに応じてシフト動作を行う第１のリ
ニアフィードバックシフトレジスタと、複数のレジスタ
中に少なくとも１ビットの冗長レジスタを含み、シフト
クロックに応じてシフト動作を行う第２のリニアフィー
ドバックシフトレジスタとを有するものである。
ィードバックシフトレジスタの代わりに、生成する乱数
のビット幅分のレジスタから複数のレジスタが構成さ
れ、シフトクロックに応じてシフト動作を行う第１のリ
ニアフィードバックシフトレジスタと、複数のレジスタ
中に少なくとも１ビットの冗長レジスタを含み、シフト
クロックに応じてシフト動作を行う第２のリニアフィー
ドバックシフトレジスタとを有するものである。
【００１２】
実施の形態の１．以下、本発明の実施の形態について図
面を参照して説明する。図１は本発明の第１の実施の形
態を示す疑似乱数発生回路のブロック図、図２はこの疑
似乱数発生回路の動作を説明するためのタイミングチャ
ート図である。図２（ａ）は後述するレジスタ２−１〜
２−７，３−１，３−２をリセットするためのリセット
信号ＲＳＴ、図２（ｂ）〜図２（ｅ）は内部クロックＣ
ＬＫａ〜ＣＬＫｄ、図２（ｆ）はシフトクロックＳＣ
Ｋ、図２（ｇ）は冗長レジスタ３−１，３−２の出力値
ｄ１，ｄ２を示している。
面を参照して説明する。図１は本発明の第１の実施の形
態を示す疑似乱数発生回路のブロック図、図２はこの疑
似乱数発生回路の動作を説明するためのタイミングチャ
ート図である。図２（ａ）は後述するレジスタ２−１〜
２−７，３−１，３−２をリセットするためのリセット
信号ＲＳＴ、図２（ｂ）〜図２（ｅ）は内部クロックＣ
ＬＫａ〜ＣＬＫｄ、図２（ｆ）はシフトクロックＳＣ
Ｋ、図２（ｇ）は冗長レジスタ３−１，３−２の出力値
ｄ１，ｄ２を示している。
【００１３】本実施の形態の疑似乱数発生回路は、シフ
トクロックＳＣＫに応じてシフト動作を行うＬＦＳＲ１
と、図示しないクロック発生手段から出力された内部ク
ロックＣＬＫａ，ＣＬＫｂ，ＣＬＫｃ，ＣＬＫｄから１
つを選択し、これをシフトクロックＳＣＫとして出力す
る選択回路となるデコーダ／マルチプレクサ５（以下、
ＭＰＸ５と略す）を有する。
トクロックＳＣＫに応じてシフト動作を行うＬＦＳＲ１
と、図示しないクロック発生手段から出力された内部ク
ロックＣＬＫａ，ＣＬＫｂ，ＣＬＫｃ，ＣＬＫｄから１
つを選択し、これをシフトクロックＳＣＫとして出力す
る選択回路となるデコーダ／マルチプレクサ５（以下、
ＭＰＸ５と略す）を有する。
【００１４】そして、ＬＦＳＲ１は、生成する乱数列の
ビット幅分（本実施の形態では７個）だけ直列に接続さ
れたレジスタ２−１〜２−７と、このレジスタの上位側
に直列に接続された、その出力が外部に読み出されるこ
とのない冗長レジスタ３−１，３−２と、レジスタ２−
２，２−７の出力を入力とし、その出力をレジスタ３−
１の入力にフィードバックする排他的論理和回路４とか
ら構成されている。なお、レジスタ３−１，３−２，２
−１〜２−６の各出力は、次段のレジスタの入力に接続
されている。
ビット幅分（本実施の形態では７個）だけ直列に接続さ
れたレジスタ２−１〜２−７と、このレジスタの上位側
に直列に接続された、その出力が外部に読み出されるこ
とのない冗長レジスタ３−１，３−２と、レジスタ２−
２，２−７の出力を入力とし、その出力をレジスタ３−
１の入力にフィードバックする排他的論理和回路４とか
ら構成されている。なお、レジスタ３−１，３−２，２
−１〜２−６の各出力は、次段のレジスタの入力に接続
されている。
【００１５】ＭＰＸ５は、冗長レジスタ３−１，３−２
の出力値ｄ１，ｄ２をデコードし、このデコード結果に
基づいて内部クロックＣＬＫａ，ＣＬＫｂ，ＣＬＫｃ，
ＣＬＫｄから１つを選択する。本実施の形態では、冗長
レジスタ３−１，３−２の出力値ｄ１，ｄ２がそれぞれ
「０」，「０」のときは内部クロックＣＬＫａ、
「０」，「１」のときは内部クロックＣＬＫｂ、
「１」，「０」のときは内部クロックＣＬＫｃ、
「１」，「１」のときは内部クロックＣＬＫｄを選択す
るものとする。
の出力値ｄ１，ｄ２をデコードし、このデコード結果に
基づいて内部クロックＣＬＫａ，ＣＬＫｂ，ＣＬＫｃ，
ＣＬＫｄから１つを選択する。本実施の形態では、冗長
レジスタ３−１，３−２の出力値ｄ１，ｄ２がそれぞれ
「０」，「０」のときは内部クロックＣＬＫａ、
「０」，「１」のときは内部クロックＣＬＫｂ、
「１」，「０」のときは内部クロックＣＬＫｃ、
「１」，「１」のときは内部クロックＣＬＫｄを選択す
るものとする。
【００１６】また、レジスタ２−１〜２−７，３−１，
３−２は、リセット信号ＲＳＴの入力により出力が
「１」に初期設定される。そして、この初期設定後にリ
セットが解除されると、シフトクロックＳＣＫの立ち上
がりエッジのタイミングでシフト動作を行い、入力値を
ラッチする。なお、リセット信号ＲＳＴは、ハイ・アク
ティブであり、「１」でイネーブル（リセット）、
「０」でディセーブル（リセット解除）である。
３−２は、リセット信号ＲＳＴの入力により出力が
「１」に初期設定される。そして、この初期設定後にリ
セットが解除されると、シフトクロックＳＣＫの立ち上
がりエッジのタイミングでシフト動作を行い、入力値を
ラッチする。なお、リセット信号ＲＳＴは、ハイ・アク
ティブであり、「１」でイネーブル（リセット）、
「０」でディセーブル（リセット解除）である。
【００１７】こうして、レジスタ２−１〜２−７の値ｂ
１〜ｂ７が７ビット幅の乱数列として読み出される。な
お、乱数列の読み出しを連続して行っても、同じ値が読
み出されることのないように、内部クロックＣＬＫａ〜
ＣＬＫｄの周波数は、読み出し周波数の最高値の２倍以
上に設定される。次に、冗長レジスタ３−１，３−２及
びレジスタ２−１〜２−７の出力値の時系列的な変化を
表１に示す。
１〜ｂ７が７ビット幅の乱数列として読み出される。な
お、乱数列の読み出しを連続して行っても、同じ値が読
み出されることのないように、内部クロックＣＬＫａ〜
ＣＬＫｄの周波数は、読み出し周波数の最高値の２倍以
上に設定される。次に、冗長レジスタ３−１，３−２及
びレジスタ２−１〜２−７の出力値の時系列的な変化を
表１に示す。
【００１８】
【表１】
【００１９】ここで、ｔ０は、図２に示すように、リセ
ット信号ＲＳＴがイネーブル時の初期状態のタイミン
グ、ｔ１〜ｔ５は、リセット解除後のシフトクロックＳ
ＣＫの各立ち上がりタイミングを示す。最初に、「１」
レベルのリセット信号ＲＳＴの入力により、レジスタ２
−１〜２−７及び冗長レジスタ３−１，３−２の出力値
は、全て「１」に初期化される（タイミングｔ０）。
ット信号ＲＳＴがイネーブル時の初期状態のタイミン
グ、ｔ１〜ｔ５は、リセット解除後のシフトクロックＳ
ＣＫの各立ち上がりタイミングを示す。最初に、「１」
レベルのリセット信号ＲＳＴの入力により、レジスタ２
−１〜２−７及び冗長レジスタ３−１，３−２の出力値
は、全て「１」に初期化される（タイミングｔ０）。
【００２０】冗長レジスタ３−１，３−２の出力値ｄ
１，ｄ２が「１」，「１」なので、ＭＰＸ５は、図２
（ｆ）に示すように、内部クロックＣＬＫｄを選択し
て、これをシフトクロックＳＣＫとして出力する。次い
で、リセット信号ＲＳＴがディセーブル、すなわち
「０」になった後、シフトクロックＳＣＫの立ち上がり
（タイミングｔ１）で、冗長レジスタ３−１，３−２及
びレジスタ２−１〜２−７はシフト動作を行う。
１，ｄ２が「１」，「１」なので、ＭＰＸ５は、図２
（ｆ）に示すように、内部クロックＣＬＫｄを選択し
て、これをシフトクロックＳＣＫとして出力する。次い
で、リセット信号ＲＳＴがディセーブル、すなわち
「０」になった後、シフトクロックＳＣＫの立ち上がり
（タイミングｔ１）で、冗長レジスタ３−１，３−２及
びレジスタ２−１〜２−７はシフト動作を行う。
【００２１】これにより、冗長レジスタ３−１，３−２
の出力値ｄ１，ｄ２が「０」，「１」となるので、ＭＰ
Ｘ５は、内部クロックＣＬＫｂを選択して、これをシフ
トクロックＳＣＫとして出力する。続いて、このクロッ
クＳＣＫの立ち上がり（タイミングｔ２）で、冗長レジ
スタ３−１，３−２及びレジスタ２−１〜２−７はシフ
ト動作を行う。その結果、冗長レジスタ３−１，３−２
の出力値ｄ１，ｄ２が「０」，「０」となるので、ＭＰ
Ｘ５は、内部クロックＣＬＫａを選択して、これをシフ
トクロックＳＣＫとして出力する。
の出力値ｄ１，ｄ２が「０」，「１」となるので、ＭＰ
Ｘ５は、内部クロックＣＬＫｂを選択して、これをシフ
トクロックＳＣＫとして出力する。続いて、このクロッ
クＳＣＫの立ち上がり（タイミングｔ２）で、冗長レジ
スタ３−１，３−２及びレジスタ２−１〜２−７はシフ
ト動作を行う。その結果、冗長レジスタ３−１，３−２
の出力値ｄ１，ｄ２が「０」，「０」となるので、ＭＰ
Ｘ５は、内部クロックＣＬＫａを選択して、これをシフ
トクロックＳＣＫとして出力する。
【００２２】同様の動作が繰り返されてシフトクロック
ＳＣＫの立ち上がり（タイミングｔ５）で、シフト動作
が行われると、冗長レジスタ３−１，３−２の出力値ｄ
１，ｄ２が「１」，「０」となるので、ＭＰＸ５は、内
部クロックＣＬＫｃを選択する。以下、同様の動作が繰
り返される。
ＳＣＫの立ち上がり（タイミングｔ５）で、シフト動作
が行われると、冗長レジスタ３−１，３−２の出力値ｄ
１，ｄ２が「１」，「０」となるので、ＭＰＸ５は、内
部クロックＣＬＫｃを選択する。以下、同様の動作が繰
り返される。
【００２３】本実施の形態のＬＦＳＲ１を９ビット構成
のＬＦＳＲとして考えると、乱数列の最大周期は２9 −
１であり、冗長レジスタ３−１，３−２の２ビットをマ
スクして考えると、２9 −１周期の間にレジスタ２−１
〜２−７がとり得る値の組み合わせは２7 ×４−１であ
る。ただし、２9 −１周期の間に２7 周期が規則的に現
れる訳ではないので、レジスタ２−１〜２−７から読み
出される７ビット幅の乱数列は、ほぼ９次の線形最大周
期２9 −１に近い周期を有すると考えることができる。
のＬＦＳＲとして考えると、乱数列の最大周期は２9 −
１であり、冗長レジスタ３−１，３−２の２ビットをマ
スクして考えると、２9 −１周期の間にレジスタ２−１
〜２−７がとり得る値の組み合わせは２7 ×４−１であ
る。ただし、２9 −１周期の間に２7 周期が規則的に現
れる訳ではないので、レジスタ２−１〜２−７から読み
出される７ビット幅の乱数列は、ほぼ９次の線形最大周
期２9 −１に近い周期を有すると考えることができる。
【００２４】そして、シフトクロックＳＣＫが次々と変
化する図１の疑似乱数発生回路から乱数列を読み出す読
み出し回路（例えば、暗号生成回路）は、通常、一定の
読み出しクロックで読み出し動作を行うのであるから、
この読み出し回路から見た乱数列の見かけ上の周期は、
ＬＦＳＲ１のビット数で決定される周期２9 −１よりも
長くなる。
化する図１の疑似乱数発生回路から乱数列を読み出す読
み出し回路（例えば、暗号生成回路）は、通常、一定の
読み出しクロックで読み出し動作を行うのであるから、
この読み出し回路から見た乱数列の見かけ上の周期は、
ＬＦＳＲ１のビット数で決定される周期２9 −１よりも
長くなる。
【００２５】また、本実施の形態では、冗長レジスタ３
−１，３−２の出力値に基づきシフトクロックＳＣＫが
次々と変化するため、生成される７ビット幅の乱数列か
ら疑似乱数発生回路の構成を解明しようと試みるものが
あったとしても、非常に困難である。加えて、シフトク
ロックＳＣＫを選択するための冗長レジスタ３−１，３
−２の出力値を直接読み出すことはできないので、さら
に回路構成の解明を困難なものとしている。
−１，３−２の出力値に基づきシフトクロックＳＣＫが
次々と変化するため、生成される７ビット幅の乱数列か
ら疑似乱数発生回路の構成を解明しようと試みるものが
あったとしても、非常に困難である。加えて、シフトク
ロックＳＣＫを選択するための冗長レジスタ３−１，３
−２の出力値を直接読み出すことはできないので、さら
に回路構成の解明を困難なものとしている。
【００２６】なお、本実施の形態では、排他的論理和回
路４の一方の入力にレジスタ２−２の出力を接続してい
るが、これに限るものではない。ただし、上記最大周期
が得られるような位置のレジスタ出力を排他的論理和回
路４の入力とすることが望ましい。
路４の一方の入力にレジスタ２−２の出力を接続してい
るが、これに限るものではない。ただし、上記最大周期
が得られるような位置のレジスタ出力を排他的論理和回
路４の入力とすることが望ましい。
【００２７】実施の形態の２．図３は本発明の他の実施
の形態を示す疑似乱数発生回路のブロック図、図４はこ
の疑似乱数発生回路の動作を説明するためのタイミング
チャート図であり、図１、図２と同一の構成には同一の
符号を付してある。図４（ａ）はリセット信号ＲＳＴ、
図４（ｂ）は内部クロックＣＬＫａ〜ＣＬＫｄよりも高
速なクロックＣＬＫｅ、図４（ｃ）〜図４（ｆ）は内部
クロックＣＬＫａ〜ＣＬＫｄ、図２（ｇ）はＭＰＸ５の
出力ＭＣ、図４（ｈ）は論理積回路６から出力されたシ
フトクロックＳＣＫ、図４（ｉ）は冗長レジスタ３−
１，３−２の出力値ｄ１，ｄ２を示している。
の形態を示す疑似乱数発生回路のブロック図、図４はこ
の疑似乱数発生回路の動作を説明するためのタイミング
チャート図であり、図１、図２と同一の構成には同一の
符号を付してある。図４（ａ）はリセット信号ＲＳＴ、
図４（ｂ）は内部クロックＣＬＫａ〜ＣＬＫｄよりも高
速なクロックＣＬＫｅ、図４（ｃ）〜図４（ｆ）は内部
クロックＣＬＫａ〜ＣＬＫｄ、図２（ｇ）はＭＰＸ５の
出力ＭＣ、図４（ｈ）は論理積回路６から出力されたシ
フトクロックＳＣＫ、図４（ｉ）は冗長レジスタ３−
１，３−２の出力値ｄ１，ｄ２を示している。
【００２８】本実施の形態の疑似乱数発生回路は、図１
のＭＰＸ５の後に、内部クロックＣＬＫａ〜ＣＬＫｄよ
りも高速なクロックＣＬＫｅとＭＰＸ５の出力ＭＣとの
論理積をとり、この結果をシフトクロックＳＣＫとして
出力する論理積回路６を設けたものである。クロックＣ
ＬＫｅは、内部クロックＣＬＫａ，ＣＬＫｂ，ＣＬＫ
ｃ，ＣＬＫｄに比して十分速い周波数（最低でも３〜４
倍）であるとする。なお、クロックＣＬＫｅは、内部ク
ロックＣＬＫａ〜ＣＬＫｄと同期していなくてもよい。
非同期の場合には、シフトクロックＳＣＫの不規則性が
より高まることになり、結果として乱数列の不規則性を
より高めることができる。
のＭＰＸ５の後に、内部クロックＣＬＫａ〜ＣＬＫｄよ
りも高速なクロックＣＬＫｅとＭＰＸ５の出力ＭＣとの
論理積をとり、この結果をシフトクロックＳＣＫとして
出力する論理積回路６を設けたものである。クロックＣ
ＬＫｅは、内部クロックＣＬＫａ，ＣＬＫｂ，ＣＬＫ
ｃ，ＣＬＫｄに比して十分速い周波数（最低でも３〜４
倍）であるとする。なお、クロックＣＬＫｅは、内部ク
ロックＣＬＫａ〜ＣＬＫｄと同期していなくてもよい。
非同期の場合には、シフトクロックＳＣＫの不規則性が
より高まることになり、結果として乱数列の不規則性を
より高めることができる。
【００２９】レジスタ２−１〜２−７、冗長レジスタ３
−１，３−２、排他的論理和回路４、ＭＰＸ５の動作
は、実施の形態の１と同様であるが、ＭＰＸ５によって
選択された内部クロックは、直接ＬＦＳＲ１のシフトク
ロックとはならず、論理積回路６で高速クロックＣＬＫ
ｅと論理積をとられた後、シフトクロックＳＣＫとなる
（図４（ｈ））。すなわち、ＭＰＸ５が選択した内部ク
ロックＣＬＫａ〜ＣＬＫｄの何れか１つが「１」の間、
クロックＣＬＫｅによるＬＦＳＲ１のシフト動作が行わ
れる。
−１，３−２、排他的論理和回路４、ＭＰＸ５の動作
は、実施の形態の１と同様であるが、ＭＰＸ５によって
選択された内部クロックは、直接ＬＦＳＲ１のシフトク
ロックとはならず、論理積回路６で高速クロックＣＬＫ
ｅと論理積をとられた後、シフトクロックＳＣＫとなる
（図４（ｈ））。すなわち、ＭＰＸ５が選択した内部ク
ロックＣＬＫａ〜ＣＬＫｄの何れか１つが「１」の間、
クロックＣＬＫｅによるＬＦＳＲ１のシフト動作が行わ
れる。
【００３０】クロックＣＬＫｅをより高速なクロック源
からとることにより、単位時間あたりのＬＦＳＲ１のシ
フト回数は増すことになり、これは、周期的に乱数列を
読み出す動作に対して同じ値が読み出される確率が高ま
ることになるので、相対的により乱数性が高まっている
といえる。
からとることにより、単位時間あたりのＬＦＳＲ１のシ
フト回数は増すことになり、これは、周期的に乱数列を
読み出す動作に対して同じ値が読み出される確率が高ま
ることになるので、相対的により乱数性が高まっている
といえる。
【００３１】なお、乱数列を出力するレジスタのビット
数、冗長レジスタのビット数およびその位置、クロック
の種類は、必要とする乱数列のビット数、許容される回
路規模、疑似乱数の周期性の長さなどに基づいて任意に
設定可能であり、ここにあげた２つの実施の形態に限定
されるものではない。例えば、冗長レジスタのビット数
は１ビット以上であればよく、冗長レジスタを設ける位
置もＬＦＳＲ内であればどこに設けてもよい。また、同
一のシフトクロックで動作する第１、第２のＬＦＳＲの
２つのＬＦＳＲを設けて、第１のＬＦＳＲで乱数列を生
成し、第２のＬＦＳＲ内の冗長レジスタの出力でＭＰＸ
を切替制御するようにしてもよい。
数、冗長レジスタのビット数およびその位置、クロック
の種類は、必要とする乱数列のビット数、許容される回
路規模、疑似乱数の周期性の長さなどに基づいて任意に
設定可能であり、ここにあげた２つの実施の形態に限定
されるものではない。例えば、冗長レジスタのビット数
は１ビット以上であればよく、冗長レジスタを設ける位
置もＬＦＳＲ内であればどこに設けてもよい。また、同
一のシフトクロックで動作する第１、第２のＬＦＳＲの
２つのＬＦＳＲを設けて、第１のＬＦＳＲで乱数列を生
成し、第２のＬＦＳＲ内の冗長レジスタの出力でＭＰＸ
を切替制御するようにしてもよい。
【００３２】
【発明の効果】本発明によれば、請求項１に記載のよう
に、リニアフィードバックシフトレジスタ中に冗長レジ
スタを設け、選択回路が冗長レジスタの出力値に応じて
複数の内部クロックから１つを選択してシフトクロック
として出力することにより、任意のビット数のリニアフ
ィードバックシフトレジスタで得られる最大の乱数列
（Ｍ系列）を時系列的に乱すことができ、乱数列の見か
け上の周期がレジスタ及び冗長レジスタのビット数で決
定される周期よりも長くなる疑似乱数発生回路を得るこ
とができる。さらに、直接読み出すことができない冗長
レジスタの出力値によりクロック選択を行い、シフトク
ロックを次々と変化させるので、小規模な回路の追加
で、疑似乱数発生回路の構成又は乱数列の周期の解明を
困難なものとすることができる。その結果、少ないビッ
ト数のリニアフィードバックシフトレジスタで高い乱数
性が得られ、かつ生成された乱数列から回路構成を解析
することのできない疑似乱数発生回路を実現することが
できる。
に、リニアフィードバックシフトレジスタ中に冗長レジ
スタを設け、選択回路が冗長レジスタの出力値に応じて
複数の内部クロックから１つを選択してシフトクロック
として出力することにより、任意のビット数のリニアフ
ィードバックシフトレジスタで得られる最大の乱数列
（Ｍ系列）を時系列的に乱すことができ、乱数列の見か
け上の周期がレジスタ及び冗長レジスタのビット数で決
定される周期よりも長くなる疑似乱数発生回路を得るこ
とができる。さらに、直接読み出すことができない冗長
レジスタの出力値によりクロック選択を行い、シフトク
ロックを次々と変化させるので、小規模な回路の追加
で、疑似乱数発生回路の構成又は乱数列の周期の解明を
困難なものとすることができる。その結果、少ないビッ
ト数のリニアフィードバックシフトレジスタで高い乱数
性が得られ、かつ生成された乱数列から回路構成を解析
することのできない疑似乱数発生回路を実現することが
できる。
【００３３】また、請求項２に記載のように、リニアフ
ィードバックシフトレジスタ中に冗長レジスタを設け、
選択回路が冗長レジスタの出力値に応じて複数の内部ク
ロックから１つを選択し、論理積回路が内部クロックよ
りも高速なクロックと選択回路の出力との論理積をとる
ことにより、任意のビット数のリニアフィードバックシ
フトレジスタで得られる最大の乱数列（Ｍ系列）を時系
列的に乱すことができ、乱数列の見かけ上の周期がレジ
スタ及び冗長レジスタのビット数で決定される周期より
も長くなる疑似乱数発生回路を得ることができる。さら
に、直接読み出すことができない冗長レジスタの出力値
によりクロック選択を行い、シフトクロックを次々と変
化させるので、小規模な回路の追加で、疑似乱数発生回
路の構成又は乱数列の周期の解明を困難なものとするこ
とができる。その結果、少ないビット数のリニアフィー
ドバックシフトレジスタで高い乱数性が得られ、かつ生
成された乱数列から回路構成を解析することのできない
疑似乱数発生回路を実現することができる。
ィードバックシフトレジスタ中に冗長レジスタを設け、
選択回路が冗長レジスタの出力値に応じて複数の内部ク
ロックから１つを選択し、論理積回路が内部クロックよ
りも高速なクロックと選択回路の出力との論理積をとる
ことにより、任意のビット数のリニアフィードバックシ
フトレジスタで得られる最大の乱数列（Ｍ系列）を時系
列的に乱すことができ、乱数列の見かけ上の周期がレジ
スタ及び冗長レジスタのビット数で決定される周期より
も長くなる疑似乱数発生回路を得ることができる。さら
に、直接読み出すことができない冗長レジスタの出力値
によりクロック選択を行い、シフトクロックを次々と変
化させるので、小規模な回路の追加で、疑似乱数発生回
路の構成又は乱数列の周期の解明を困難なものとするこ
とができる。その結果、少ないビット数のリニアフィー
ドバックシフトレジスタで高い乱数性が得られ、かつ生
成された乱数列から回路構成を解析することのできない
疑似乱数発生回路を実現することができる。
【００３４】また、請求項３に記載のように、第１のリ
ニアフィードバックシフトレジスタと第２のリニアフィ
ードバックシフトレジスタを設けることにより、任意の
ビット数の第１のリニアフィードバックシフトレジスタ
で得られる最大の乱数列（Ｍ系列）を時系列的に乱すこ
とができ、乱数列の見かけ上の周期が第１のリニアフィ
ードバックシフトレジスタのビット数で決定される周期
よりも長くなる疑似乱数発生回路を得ることができる。
さらに、直接読み出すことができない冗長レジスタの出
力値によりクロック選択を行い、シフトクロックを次々
と変化させるので、小規模な回路の追加で、疑似乱数発
生回路の構成又は乱数列の周期の解明を困難なものとす
ることができる。その結果、少ないビット数のリニアフ
ィードバックシフトレジスタで高い乱数性が得られ、か
つ生成された乱数列から回路構成を解析することのでき
ない疑似乱数発生回路を実現することができる。
ニアフィードバックシフトレジスタと第２のリニアフィ
ードバックシフトレジスタを設けることにより、任意の
ビット数の第１のリニアフィードバックシフトレジスタ
で得られる最大の乱数列（Ｍ系列）を時系列的に乱すこ
とができ、乱数列の見かけ上の周期が第１のリニアフィ
ードバックシフトレジスタのビット数で決定される周期
よりも長くなる疑似乱数発生回路を得ることができる。
さらに、直接読み出すことができない冗長レジスタの出
力値によりクロック選択を行い、シフトクロックを次々
と変化させるので、小規模な回路の追加で、疑似乱数発
生回路の構成又は乱数列の周期の解明を困難なものとす
ることができる。その結果、少ないビット数のリニアフ
ィードバックシフトレジスタで高い乱数性が得られ、か
つ生成された乱数列から回路構成を解析することのでき
ない疑似乱数発生回路を実現することができる。
【図１】 本発明の第１の実施の形態を示す疑似乱数発
生回路のブロック図である。
生回路のブロック図である。
【図２】 図１の疑似乱数発生回路の動作を説明するた
めのタイミングチャート図である。
めのタイミングチャート図である。
【図３】 本発明の他の実施の形態を示す疑似乱数発生
回路のブロック図である。
回路のブロック図である。
【図４】 図３の疑似乱数発生回路の動作を説明するた
めのタイミングチャート図である。
めのタイミングチャート図である。
【図５】 従来の疑似乱数発生回路のブロック図であ
る。
る。
【図６】 従来の疑似乱数発生回路のブロック図であ
る。
る。
【図７】 従来の疑似乱数発生回路のブロック図であ
る。
る。
１…ＬＦＳＲ、２−１〜２−７…レジスタ、３−１、３
−２…冗長レジスタ、４…排他的論理和回路、５…ＭＰ
Ｘ、６…論理積回路。
−２…冗長レジスタ、４…排他的論理和回路、５…ＭＰ
Ｘ、６…論理積回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−41036（ＪＰ，Ａ) 特開 平４−313119（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 7/58 G09C 1/00 650 H03K 3/84
Claims (3)
- 【請求項１】 直列に接続された複数のレジスタの所定
の出力が排他的論理和回路を介して先頭のレジスタにフ
ィードバックされるリニアフィードバックシフトレジス
タを用いた疑似乱数発生回路において、 生成する乱数のビット幅分のレジスタと少なくとも１ビ
ットの冗長レジスタから前記複数のレジスタが構成さ
れ、シフトクロックに応じてシフト動作を行うリニアフ
ィードバックシフトレジスタと、 冗長レジスタの出力値に応じて複数の内部クロックから
１つを選択し、これを前記シフトクロックとして出力す
る選択回路とを有することを特徴とする疑似乱数発生回
路。 - 【請求項２】 直列に接続された複数のレジスタの所定
の出力が排他的論理和回路を介して先頭のレジスタにフ
ィードバックされるリニアフィードバックシフトレジス
タを用いた疑似乱数発生回路において、 生成する乱数のビット幅分のレジスタと少なくとも１ビ
ットの冗長レジスタから前記複数のレジスタが構成さ
れ、シフトクロックに応じてシフト動作を行うリニアフ
ィードバックシフトレジスタと、 冗長レジスタの出力値に応じて複数の内部クロックから
１つを選択する選択回路と、 前記内部クロックよりも高速なクロックと選択回路の出
力との論理積をとり、この結果を前記シフトクロックと
して出力する論理積回路とを有することを特徴とする疑
似乱数発生回路。 - 【請求項３】 請求項１又は２記載の疑似乱数発生回路
において、 前記リニアフィードバックシフトレジスタの代わりに、
生成する乱数のビット幅分のレジスタから前記複数のレ
ジスタが構成され、シフトクロックに応じてシフト動作
を行う第１のリニアフィードバックシフトレジスタと、 複数のレジスタ中に少なくとも１ビットの冗長レジスタ
を含み、シフトクロックに応じてシフト動作を行う第２
のリニアフィードバックシフトレジスタとを有すること
を特徴とする疑似乱数発生回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9005335A JP2937919B2 (ja) | 1997-01-16 | 1997-01-16 | 疑似乱数発生回路 |
| US08/975,186 US6263082B1 (en) | 1997-01-16 | 1997-11-20 | Pseudorandom number generation circuit and data communication system employing the same |
| DE69722367T DE69722367T2 (de) | 1997-01-16 | 1997-12-18 | Pseudozufallsgenerator mit Taktauswahl |
| EP97122436A EP0855642B1 (en) | 1997-01-16 | 1997-12-18 | Pseudorandom number generation circuit with clock selection |
| KR1019970076810A KR100297154B1 (ko) | 1997-01-16 | 1997-12-29 | 의사난수발생회로및이를채용한데이터통신시스템 |
| CNB971261016A CN1149782C (zh) | 1997-01-16 | 1997-12-30 | 伪随机数产生电路及其在数据通信系统的应用 |
| US09/837,484 US6754345B2 (en) | 1997-01-16 | 2001-04-19 | Pseudorandom number generation circuit and data communication system employing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9005335A JP2937919B2 (ja) | 1997-01-16 | 1997-01-16 | 疑似乱数発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10207695A JPH10207695A (ja) | 1998-08-07 |
| JP2937919B2 true JP2937919B2 (ja) | 1999-08-23 |
Family
ID=11608373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9005335A Expired - Fee Related JP2937919B2 (ja) | 1997-01-16 | 1997-01-16 | 疑似乱数発生回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6263082B1 (ja) |
| EP (1) | EP0855642B1 (ja) |
| JP (1) | JP2937919B2 (ja) |
| KR (1) | KR100297154B1 (ja) |
| CN (1) | CN1149782C (ja) |
| DE (1) | DE69722367T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6972609B2 (en) | 2003-03-28 | 2005-12-06 | Nec Electronics Corporation | Semiconductor integrated circuit device with a plurality of internal circuits operable in synchronism with internal clock |
| US7376687B2 (en) | 2003-03-31 | 2008-05-20 | Nec Electronics Corporation | Pseudo-random number generator |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11340799A (ja) * | 1998-05-28 | 1999-12-10 | Oki Electric Ind Co Ltd | Ｍ系列発生回路、ｍ系列の発生方法及びｐｎ系列発生回路 |
| JP2000222176A (ja) * | 1999-02-03 | 2000-08-11 | Mitsubishi Electric Corp | 乱数生成回路、当該乱数生成回路を内蔵する非接触ｉｃカード及びリーダ／ライタ、並びに、当該乱数生成回路を内蔵する装置のテスト方法 |
| US6742129B1 (en) * | 1999-12-08 | 2004-05-25 | Carrier Corporation | Software security mechanism |
| JP2001282715A (ja) * | 2000-03-31 | 2001-10-12 | Brother Ind Ltd | データ転送装置 |
| US7120696B1 (en) * | 2000-05-19 | 2006-10-10 | Stealthkey, Inc. | Cryptographic communications using pseudo-randomly generated cryptography keys |
| US6732234B1 (en) * | 2000-08-07 | 2004-05-04 | Broadcom Corporation | Direct access mode for a cache |
| US6748492B1 (en) | 2000-08-07 | 2004-06-08 | Broadcom Corporation | Deterministic setting of replacement policy in a cache through way selection |
| US6848024B1 (en) * | 2000-08-07 | 2005-01-25 | Broadcom Corporation | Programmably disabling one or more cache entries |
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