JPH0769661B2

JPH0769661B2 - スクランブラー装置

Info

Publication number: JPH0769661B2
Application number: JP61043310A
Authority: JP
Inventors: 敏昭植野; 一人高祖
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-02-28
Filing date: 1986-02-28
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: JPS62200388A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、高速デジタルデータをBSI（Bit Sequence
Independency）化するためのスクランブラー（あるいは
デスクランブラー）の改良に関するものである。

（従来の技術）デジタル通信において、線路符号をBSI化することは必
要不可欠である。つまり、線路符号は、マーク率が一定
で統計的に零連続が抑圧されていなければならない。も
しBSI化が充分でない場合、受信系においてジッタが発
生したり、送信系との周期がはずれる確率が高くなる。

前記線路符号をBSI化する一手段としてスクランブラー
（デスクランブラー）が用いられている。特にシフトレ
ジスタとEXORゲートによって構成される回路により発生
させた最大長周期符号系列信号（以下Ｍ系列信号と記
す）とデジタルデータとのEXOR（排他的論理和）をとっ
てスクランブル（デスクランブル）をかけるスクランブ
ラー（デスクランブラー）方式は回路構成が簡易である
うえ、線路符号のマーク率を一定にし、統計的零連続を
制限し、かつジッタも抑圧するというすぐれた特徴をも
っている。

しかし、このスクランブラー（デスクランブラー）は、
高速データをスクランブル（デスクランブル）する場
合、回路素子の動作速度の限界により制限を受ける。そ
こで従来、高速シリアルデジタルデータを並列データに
変換して速度を下げ、並列に発生させたＭ系列信号と各
々EXORをとってスクランブル（デスクランブラル）し、
その後直列データに変換することにより、高速デジタル
データをそのままＭ系列信号とEXORをとってスクランブ
ル（デスクランブル）する場合とまったく同じ効果をも
たせるスクランブラー（デスクランブラー）方式が用い
られていた。

この場合に、Ｍ系列信号を発生させる回路として、特公
昭49−12786号に示されているように、互いに同一パタ
ーンを有し、かつ相互間に所定の時間関係（位相関係）
を有するｎ個のＭ系列信号を所定の順序で順次繰返し取
出すことにより、ｎ倍の速度を有するＭ系列信号を得る
ものが用いられていた。

しかしながら、上述した従来方式では、Ｍ系列信号を並
列に発生するために必要なEXORゲートの数を最小にする
ことが考慮されていなかったため、Ｍ系列信号を発生す
るシフトレジスタの段数、又は並列度が増加すればEXOR
ゲートの数が非常に多くなる問題があった。また、EXOR
ゲートを多段に結合しなければならないため、伝搬遅延
の影響も無視できなくなるという問題があった。

本発明は、上記欠点を解決し、デジタルデータが高速と
なり、並列度が大きくなったり、Ｍ系列信号発生のため
のシフトレジスタの段数を大きくとった場合でも、Ｍ系
列信号の発生のために用いるEXORゲートの数を最小限に
とどめ回路規模の小さな、かつゲートの伝搬遅延の影響
も少ない、高速デジタルデータ用のスクランブラー（デ
スクランブラー）を提供することを目的とする。

［発明の構成］（問題点を解決するための手段，作用）シリアルデータを疑似ランダムデータでスクランブルし
て出力するスクランブラー装置において、前記シリアル
データをｎ（ｎは２のｋ乗の自然数）ビットのパラレル
データに変換するパラレルデータ変換手段と、互いに同
一符号パターンで、相互間に所定のビットずつずれた位
相関係を有するｎ個の最大長周期符号系列を前記疑似ラ
ンダムデータとしてパラレルに発生する最大長周期符号
系列発生手段と、前記パラレルデータ変換手段で変換さ
れたｎビットのパラレルデータと前記最大長周期符号系
列発生手段からパラレルに発生された前記ｎ個の最大長
周期符号系列との排他的論理和を各ビット毎にとるｎ個
の排他的論理和ゲートと、前記ｎ個の排他的論理和ゲー
トから出力されるｎビットのパラレルデータをシリアル
データに変換するシリアルデータ変換手段とを具備し、
前記最大長周期符号系列発生手段は、Ｎ段のシフトレジ
スタと、前記Ｎ段のシフトレジスタの各段出力を所定の
原始多項式にしたがって排他的論理和接続する少なくと
も１つの第１の排他的論理和ゲートと、前記Ｎ段のシフ
トレジスタの所定の段出力の相互間を排他的論理和接続
することにより前記互いに同一符号パターンで、相互間
に所定のビットずつずれた位相関係を有するｎ個の最大
長周期符号系列を出力する複数の第２の排他的論理和ゲ
ートとを具備し、かつ前記複数の第２の排他的論理和ゲ
ートをその数が最小になるように選択したことを特徴と
する。すなわち、並列Ｍ系列信号を発生させるシフトレ
ジスタのどの段間出力を取り出して結合させればEXORゲ
ートの数が最小となるかを帰納的に解析し、EXORゲート
の総数が必要最小限になるように工夫することにより、
上記した目的を達成している。

（実施例）第１図は本発明の実施例を示す回路図であるが、この実
施例を説明する前に第２図および第３図を参照してEXOR
ゲートの最小個数を求める原理について説明する。

まず、特公昭49−12786号によれば、互いに同一パター
ンを有し、かつ所定の相互時間関係を有するｎ個のＭ系
列信号を所定の順序を以って順次繰返し取出すことによ
って上記Ｍ系列信号に対してｎ倍の速度を有するＭ系列
信号を得ることができ、前記ｎ個のＭ系列信号は、シフ
トレジスタのいくつかの段間出力をEXORで結合すれば得
られることが知られている。

具体的に説明すれば以下のようになる。一般にＭ系列信
号をＮ段のシフトレジスタで発生される場合、このＮと
並列度ｎとが共通因数を持たず、特にｎが２のべき乗す
なわち2^k（ｋ＝1,2,…）であるとき、ｎ個の同一パター
ンのＭ系列信号間の位相差ｊを下式のようにとると、ｊ＝2^N-k …（１）ｎ個の系列信号を多重化して得られるＭ系列信号はもと
のＭ系列信号と同一のパターンを有しながらその速度は
ｎ倍になる。

次に、基準となる位相のＭ系列信号から位相がｊビット
だけ進んだＭ系列信号を発生させるには、Ｎ段のシフト
レジスタのどの段間出力を取り出して結合させればよい
か説明する。

第２図にＮ段シフトレジスタSRを用いたＭ系列信号発生
回路を示す。図において、F₁〜F_NはシフトレジスタSRを
構成するフリップフロップ、はEXORゲート、ai（ｉ＝
0,…Ｎ）は定数乗算器であり、ai＝１で結線有り、ai＝
０で結線無しとする。ここで、aiはＭ系列信号の生成多
項式ｆ（ｘ）がＮ次の原始多項式となるようにとられ
る。

すなわち生成多項式は、と表わされる。

ｆ（ｘ）＝０の根、すなわち拡大ガロア体GF（2^N）上の
原始根をＮベクトルαとするとき、シフトレジスタの時
点Ｋにおける状態は、α^Ｋ＝（α₁ ^K,α₂ ^K,…，α_N ^K）で
表わされる。ここでαi^KはFiの状態である。ところで任
意のＫに対し、α^Ｋはｆ（α）で割った剰余で表わされ、その要素に対しても同じ関係が成立する。
これは、Ｋビット進んだ符号αi^Kは、現時点からＮ−１
ビットあとのＮ個の符号（αi^s ０≦Ｓ≦Ｎ−１）をb_s
倍して法２で加えれば得られることを示している。

以上の理論を具体例を用いてさらに詳細に説明する。

具体例として第３図のような、７段のシフトレジスタSR
を用いた並列度ｎ＝２のＭ系列信号を発生する場合を考
える。原始多項式としてｆ（ｘ）＝x⁷＋x⁴＋１を用いる。

まず並列度ｎ＝2¹よりｋ＝１となり、Ｎ＝４よりｊ＝64
が求まり、２つのＭ系列信号間の位相は互いに64ビット
ずれたものであればよいことがわかる。

ここで基準としてフリップフロップF₁の出力をα^０と記
し、以下フリップフロップFiの出力をα^j-1と記すと、
求める２並列のＭ系列信号、α^０及びα⁶⁴となる。

次にα⁶⁴すなわちα^０より64ビット位相の進んだＭ系列
信号は、どの段間出力を結合させればよいかを求める。

α⁶⁴をα^７＋α^４＋１で割ると余りは、α^６＋α^４＋α
^３＋αとなるので、これよりα⁶⁴は、フリップフロップ
F₇,F₅,F₄,F₂の各段間出力をEXORゲートEG₁〜EG₄で結合
すれば発生できることがわかる。

ところで、ある基準となるＭ系列信号及びそのＭ系列信
号と64ビット位相の進んだＭ系列信号の選び方は、少な
くとも64通りの組み合わせ（部分集合）これらのうちど
れを採用するかで、並列Ｍ系列信号発生回路の回路規
模，動作速度の限界等の特性が著しく異なる。以下に64
通りの選び方を全て示す。

ただし、生成多項式はx⁷＋x⁴＋１、最大周期は127、並
列度は２、位相の進みは64ビットとする。

α^０＝α^０ α⁶⁴＝α^６＋α^４＋α^３＋α^１総ゲート数は３ α^１＝α^１ α⁶⁵＝α^５＋α^２＋α^０総ゲート数は２ α^２＝α^２ α⁶⁶＝α^６＋α^３＋α^１総ゲート数は２ α^３＝α^３ α⁶⁷＝α^２＋α^０総ゲート数は１ α^４＝α^４ α⁶⁸＝α^３＋α^１総ゲート数は１ α^５＝α^５ α⁶⁹＝α^４＋α^２総ゲート数は１ α^６＝α^６ α⁷⁰＝α^５＋α^３総ゲート数は１ α^７＝α^４＋α^０ α⁷¹＝α^６＋α^４総ゲート数は２ α^８＝α^５＋α^１ α⁷²＝α^５＋α^４＋α^０総ゲート数は３ α^９＝α^６＋α^２ α⁷³＝α^６＋α^５＋α^１総ゲート数は３ α¹⁰＝α^４＋α^３＋α^０ α⁷⁴＝α^６＋α^４＋α^２＋α^０総ゲート数は５ α¹¹＝α^５＋α^４＋α^１ α⁷⁵＝α^５＋α^４＋α^３＋α^１＋α^０総ゲート数は６ α¹²＝α^６＋α^５＋α^２ α⁷⁶＝α^６＋α^５＋α^４＋α^２＋α^１総ゲート数は６ α¹³＝α^６＋α^４＋α^３＋α^０ α⁷⁷＝α^６＋α^５＋α^４＋α^３＋α^２＋α^０総ゲート数は８ α¹⁴＝α^５＋α^１＋α^０ α⁷⁸＝α^６＋α^５＋α^３＋α^１＋α^０総ゲート数は６ α¹⁵＝α^６＋α^２＋α^１ α⁷⁹＝α^６＋α^２＋α^１＋α^０総ゲート数は５ α¹⁶＝α^４＋α^３＋α^２＋α^０ α⁸⁰＝α^４＋α^３＋α^２＋α^１＋α^０総ゲート数は７ α¹⁷＝α^５＋α^４＋α^３＋α^１ α⁸¹＝α^５＋α^４＋α^３＋α^２＋α^１総ゲート数は７ α¹⁸＝α^６＋α^５＋α^４＋α^２ α⁸²＝α^６＋α^５＋α^４＋α^３＋α^２総ゲート数は７ α¹⁹＝α^６＋α^５＋α^４＋α^３＋α^０ α⁸³＝α^６＋α^５＋α^３＋α^０総ゲート数は７ α²⁰＝α^６＋α^５＋α^１＋α^０ α⁸⁴＝α^６＋α^１＋α^０総ゲート数は５ α²¹＝α^６＋α^４＋α^２＋α^１＋α^０ α⁸⁵＝α^４＋α^２＋α^１＋α^０総ゲート数は７ α²²＝α^５＋α^４＋α^３＋α^２＋α^１＋α^０ α⁸⁶＝α^５＋α^３＋α^２＋α^１総ゲート数は８ α²³＝α^６＋α^５＋α^４＋α^３＋α^２＋α^１ α⁸⁷＝α^６＋α^４＋α^３＋α^２総ゲート数は８ α²⁴＝α^６＋α^５＋α^３＋α^２＋α^０ α⁸⁸＝α^５＋α^３＋α^０総ゲート数は６ α²⁵＝α^６＋α^３＋α^１＋α^０ α⁸⁹＝α^６＋α^４＋α^１総ゲート数は５ α²⁶＝α^２＋α^１＋α^０ α⁹⁰＝α^５＋α^４＋α^２＋α^０総ゲート数は５ α²⁷＝α^３＋α^２＋α^１ α⁹¹＝α^６＋α^５＋α^３＋α^１総ゲート数は５ α²⁸＝α^４＋α^３＋α^２ α⁹²＝α^６＋α^２＋α^０総ゲート数は４ α²⁹＝α^５＋α^４＋α^３ α⁹³＝α^４＋α^３＋α^１＋α^０総ゲート数は５ α³⁰＝α^６＋α^５＋α^４ α⁹⁴＝α^５＋α^４＋α^２＋α^１総ゲート数は５ α³¹＝α^６＋α^５＋α^４＋α^０ α⁹⁵＝α^６＋α^５＋α^３＋α^２総ゲート数は６ α³²＝α^６＋α^５＋α^４＋α^１＋α^０ α⁹⁶＝α^６＋α^３＋α^０総ゲート数は６ α³³＝α^６＋α^５＋α^４＋α^２＋α^１＋α^０ α⁹⁷＝α^１＋α^０総ゲート数は６ α³⁴＝α^６＋α^５＋α^４＋α^３＋α^２＋α^１＋α^０ α⁹⁸＝α^２＋α^１総ゲート数は７ α³⁵＝α^６＋α^５＋α^３＋α^２＋α^１＋α^０ α⁹⁹＝α^３＋α^２総ゲート数は６ α³⁶＝α^６＋α^３＋α^２＋α^１＋α^０ α¹⁰⁰＝α^４＋α^３総ゲート数は５ α³⁷＝α^３＋α^２＋α^１＋α^０ α¹⁰¹＝α^５＋α^４総ゲート数は４ α³⁸＝α^４＋α^３＋α^２＋α^１ α¹⁰²＝α^６＋α^５総ゲート数は４ α³⁹＝α^５＋α^４＋α^３＋α^２ α¹⁰³＝α^６＋α^４＋α^０総ゲート数は５ α⁴⁰＝α^６＋α^５＋α^４＋α^３ α¹⁰⁴＝α^５＋α^４＋α^１＋α^０総ゲート数は６ α⁴¹＝α^６＋α^５＋α^０ α¹⁰⁵＝α^６＋α^５＋α^２＋α^１総ゲート数は５ α⁴²＝α^６＋α^４＋α^１＋α^０ α¹⁰⁶＝α^６＋α^４＋α^３＋α^２＋α^０総ゲート数は７ α⁴³＝α^５＋α^４＋α^２＋α^１＋α^０ α¹⁰⁷＝α^５＋α^３＋α^１＋α^０総ゲート数は７ α⁴⁴＝α^６＋α^５＋α^３＋α^２＋α^１ α¹⁰⁸＝α^６＋α^４＋α^２＋α^１総ゲート数は７ α⁴⁵＝α^６＋α^３＋α^２＋α^０ α¹⁰⁹＝α^５＋α^４＋α^３＋α^２＋α^０総ゲート数は７ α⁴⁶＝α^３＋α^１＋α^０ α¹¹⁰＝α^６＋α^５＋α^４＋α^３＋α^１総ゲート数は６ α⁴⁷＝α^４＋α^２＋α^１ α¹¹¹＝α^６＋α^５＋α^２＋α^０総ゲート数は５ α⁴⁸＝α^５＋α^３＋α^２ α¹¹²＝α^６＋α^４＋α^３＋α^１＋α^０総ゲート数は６ α⁴⁹＝α^６＋α^４＋α^３ α¹¹³＝α^５＋α^２＋α^１＋α^０総ゲート数は５ α⁵⁰＝α^５＋α^０ α¹¹⁴＝α^６＋α^３＋α^２＋α^１総ゲート数は４ α⁵¹＝α^６＋α^１ α¹¹⁵＝α^３＋α^２＋α^０総ゲート数は３ α⁵²＝α^４＋α^２＋α^０ α¹¹⁶＝α^４＋α^３＋α^１総ゲート数は４ α⁵³＝α^５＋α^３＋α^１ α¹¹⁷＝α^５＋α^４＋α^２総ゲート数は４ α⁵⁴＝α^６＋α^４＋α^２ α¹¹⁸＝α^６＋α^５＋α^３総ゲート数は４ α⁵⁵＝α^５＋α^４＋α^３＋α^０ α¹¹⁹＝α^６＋α^０総ゲート数は４ α⁵⁶＝α^６＋α^５＋α^４＋α^１ α¹²⁰＝α^４＋α^１＋α^０総ゲート数は５ α⁵⁷＝α^６＋α^５＋α^４＋α^２＋α^０ α¹²¹＝α^５＋α^２＋α^１総ゲート数は６ α⁵⁸＝α^６＋α^５＋α^４＋α^３＋α^１＋α^０ α¹²²＝α^６＋α^３＋α^２総ゲート数は７ α⁵⁹＝α^６＋α^５＋α^２＋α^１＋α^０ α¹²³＝α^３＋α^０総ゲート数は５ α⁶⁰＝α^６＋α^４＋α^３＋α^２＋α^１＋α^０ α¹²⁴＝α^４＋α^１総ゲート数は６ α⁶¹＝α^５＋α^３＋α^２＋α^１＋α^０ α¹²⁵＝α^５＋α^２総ゲート数は５ α⁶²＝α^６＋α^４＋α^３＋α^２＋α^１ α¹²⁶＝α^６＋α^３総ゲート数は５ α⁶³＝α^５＋α^３＋α^２＋α^０ α¹²⁷＝α_０総ゲート数は３以上から明らかなように、２並列のＭ系列信号を発生す
るために必要なEXORゲートの数は、最小１から最大８と
かなりの開きがある。そこでα^０とα⁶⁴のかわりに、一
例としてα^３とα⁶⁷を選べば、第３図のEXORゲートを２
つ減らせることがわかる。

このように並列Ｍ系列信号を発生させるためのEXORゲー
トの数をあらかじめ最小となるように解析し、スクラン
ブラー（デスクランブラー）に使用する並列Ｍ系列信号
発生回路の回路規模を小さくし、かつEXORゲートを多段
に使用することによる伝搬遅延の悪影響を回避するのが
本発明の要旨である。

次に、第１図に示した本発明によるスクランブラー（デ
スクランブラー）の一実施例について説明する。ただ
し、この実施例の生成多項式はｆ（ｘ）＝x⁷＋x⁴＋１とし、並列度ｎは８とした。したがって、８つのＭ系列
信号M₁〜M₈間の位相差は16である。図において、F₁〜F₇
はシフトレジスタSRを構成するフリップフロップ、で
示すEG₁〜EG₂₃はEXORゲートである。またD1〜D8はあら
かじめ並列変換された高速デジタルデータである。前記
した理論に従って７つのフリップフロップの所定の段間
からの出力をEXORを通して結合させ、それぞれ16ビット
ずつ位相差をもった８つの同一パターンのＭ系列信号を
とり出し、８つの高速デジタルデータとEXORをとり、後
段で多重すれば、もとの直列の高速デジタルデータを前
記の８倍の速度のＭ系列信号でスクランブル（デスクラ
ンブル）したのと全く同一の効果を有することは明らか
である。

第１図では並列Ｍ系列信号を発生するために16個のEXOR
ゲートが使われているが、この場合本発明による解析を
行なわず、無作為に16ビットずつ位相の異なる８組の段
間出力の結合を用いた場合には最大で25個のEXORゲート
を使わなければならない場合が存在する。

この場合と本実施例を比較すれば、EXORゲート数が４割
削減できることができることがわかる。したがって本発
明によれば、スクランブラ（デスクランブラ）の段数及
び並列度が与えられた場合、必要最小限の回路規模と消
費電力が保証され、EXORゲート数の減少によりゲートの
伝搬遅延による影響を緩和でき、回路素子の動作速度の
限界による制限も緩和できる利点がある。

従って、シフトレジスタの段数が増え、並列度が増える
につれてその効果は顕著なものとなる。

［発明の効果］以上説明したように、本発明では、ｎ種類の最大長周期
符号系列を作成する際に、シフトレジスタの状態を示す
全ての元を、出力タイミングのずれを位相差として持つ
部分集合に分割するとともに、該部分集合に含まれる各
元を示す多項式の項数の総和が最小となる部分集合を選
択し、選択した部分集合に含まれる各元に基づいて、シ
フトレジスタの段間出力を排他的論理和接続するよう構
成したので、段間出力を結合する際に必要となる排他的
論理和の接続数を最小化することができる。

また、排他的論理和の接続数を最小化したことに起因し
て、デジタルデータが高速に入力される場合、並列度ｎ
が大きくなった場合、及びシフトレジスタの段数Ｎを大
きくした場合であっても、回路規模が小さくて伝送遅延
が少ないスクランブラー（デスクランブラー）を得るこ
とが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図および
第３図は従来のＮ段シフトレジスタを用いたＭ系列信号
発生回路を示す回路図である。SR……シフトレジスタ、
EG₁〜EG₂₃……EXORゲート、F₁〜F₇……フリップフロッ
プ。

Claims

【特許請求の範囲】

【請求項１】シリアルデータを疑似ランダムデータでス
クランブルして出力するスクランブラー装置において、前記シリアルデータをｎ（ｎは２のｋ乗の自然数）ビッ
トのパラレルデータに変換するパラレルデータ変換手段
と、互いに同一符号パターンで、相互間に所定のビットずつ
ずれた位相関係を有するｎ個の最大長周期符号系列を前
記疑似ランダムデータとしてパラレルに発生する最大長
周期符号系列発生手段と、前記パラレルデータ変換手段で変換されたｎビットのパ
ラレルデータと前記最大長周期符号系列発生手段からパ
ラレルに発生された前記ｎ個の最大長周期符号系列との
排他的論理和を各ビット毎にとるｎ個の排他的論理和ゲ
ートと、前記ｎ個の排他的論理和ゲートから出力されるｎビット
のパラレルデータをシリアルデータに変換するシリアル
データ変換手段とを具備し、前記最大長周期符号系列発生手段は、Ｎ段のシフトレジスタと、前記Ｎ段のシフトレジスタの各段出力を所定の原始多項
式にしたがって排他的論理和接続する少なくとも１つの
第１の排他的論理和ゲートと、前記Ｎ段のシフトレジスタの所定の段出力の相互間を排
他的論理和接続することにより前記互いに同一符号パタ
ーンで、相互間に所定のビットずつずれた位相関係を有
するｎ個の最大長周期符号系列を出力する複数の第２の
排他的論理和ゲートとを具備し、かつ前記複数の第２の排他的論理和ゲートを
その数が最小になるように選択したことを特徴とするス
クランブラー装置。