KR0175401B1 - 동기 전송 모튤 레벨1 프레임 병렬 스크램블러 - Google Patents

Abstract

이 발명은 STM-1 프레임 병렬 스크램블러에 관한 것으로서, 동기 신호와 클럭 신호와 리세트 신호를 입력받아, 주기성이 있는 불규칙한 의사 잡음 코드를 출력하는 의사 잡음 코드 발생기와; 동기 신호와 상기 의사 잡음 코드 발생기에서 출력되는 의사 잡음 코드를 데이타 버스를 통해 입력 받아, 모듈러-2 연산을 하여 불규칙한 디지탈 코드를 출력하는 모듈러 가산기와 ; 동기 신호와 클럭 신호와 리세트 신호를 입력받고, 상시 모듈러 가산기에서 출력되는 불규칙한 디지탈 코드를 입력받아, 직렬로 시퀀스를 출력하는 코드열 출력부로 구성되어, 직렬 레지스커에서 8번 쉬프팅한 후의 상태를, 행렬을 이용하여 한번의 쉬프팅으로 구하는 효과를 가진 STM-1 프레임 병렬 스크램블러에 관한 것이다.

Description

동기 전송 모듈 레벨1 프레임 병령 스크램블러

제1도는 이 발명의 실시예에 따른 STM-1 프레임 병령 스크램블러의 회로도이고,

제2도는 이 발명의 실시예에 따른 의사 잡음 코드 발생기에서 나오는 직렬시퀀스와 병렬 시퀀스를 비교하여 나타내는 도면이고,

제3도는 이 발명의 실시예에 따른 STM-1 프레임 병렬 스크램블러의 각각의 데이타 파형도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 의사 잡음 코드 발생기 2 : 모듈러 가산기

3 : 코드열 출력부 11 : 7비트 쉬프트 레지스터

12 : OR 게이트 13 : 제1XOR 게이트

21 : 베타적 논리합 연산부 22 : 인버터

23 : 제1AND게이트 24 : 논리합 연산부

31 : 제2AND게이트 32 : 제2XOR게이트

33 : D-플립플롭

이 발명은 동기 전송 모듈(STM, Synchronous Transfer Module) 레벨(Level)1(이하 STM-1 이라 한다) 프레임 병렬 스크램블러에 관한 것으로서, 더욱 상세하게 말하자면 디지탈 통신에서 스크램블할 때 데이타를 병렬로 구성하여 저속으로도 처리가 가능하도록 하는 STM-1 프레임 병렬 스크램블러에 관한 것이다.

디지탈 통신에서 데이타를 비트 스트림으로 보내는 경우에, 데이타의 패펀이 '0'이나 '1'이 계속되면, 간섭이나 지터(Static pattern dependent jitter)가 증가하게 되어, 클럭을 복구할 때 문제가 생기게 된다.

따라서, 의사 잡음 코드 발생기(Psuedo Noise Code generator)를 이용하여 불규칙(Random)한 코드열(Code Sequence)을 독립적으로 만들어내어 비트스트림과 배타적 논리합 연산을 한다.

의사 잡음 코드는 신호의 대역(속도)보다 훨씬 넓은 대역(고속도)의 펄스 신호로소, 가능한 불규칙한 상태의 것이 바람직하고, 일정한 주기성이 있어야 한다.

이런 이유 때문에 의사 잡음 코드 발생기는 디지탈 회로로 구성된다. 상기 의사 잡음 코드와 디지탈 신호를 모듈러가산기에서 가산하여, 디지탈 신호를 불규칙하게 만들어 준다.

상기와 같은 과정으로 데이타 비트 스트림을 발규칙하게 만들어 주는 것을 스크램블(Scamble)이라 한다.

즉 정해진 특성 다항식과 초기 상태가 주어지면, 이에 따라 불규칙한 코드열을 만드는 것이다.

스크램블링(Scrambling)에는 프레임 동기 스크램블링(Frame Synchronos Scrambling)과 자기 동기 스크램블링(Self Synchronus Scrambling)이 있다.

상기에서 설명한 것은 프레임 동기 스크램블링이다.

종래의 직렬 스크램블러는 불규칙한 코드열을 데이타의 전송 속도에 맞추어서 직렬로 만들어 보내고, 이를 데이타와 배타적 논리함 연산을 하였다.

그러나, 상기한 종래의 기술은 데이터의 전송 속도가 점차로 증가함에 따라, 스크램블러를 구현하기가 힘들어지고, 비용이 많이 들게 되는 문제점이 있다.

따라서 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 데이타를 병렬로 구성하여 저속으로 처리가 가능하도록하여, 구현하기도 용이하며, 비용도 절약할 수 있는 STM-1 프레임 병렬 스크램블러를 제공하기 위한 것이다.

상기한 목적을 달성하기 위한 수단으로서 이 발명의 구성은, 동기 신호와 클럭 신호와 리세트 신호를 입력받아, 주기성이 없는 불규칙한 의사 잡음 코드를 출력하는 의사 잡음 코드 발생기와; 동기 신호와 상기 의사 잡음 코드 발생기에서 출력되는 의사 잡음 코드를 데이타 버스를 통해 입력 받아, 모듈러-2 연산을 하여 불규칙한 디지탈 코드를 출력하는 모듈러 가산기와; 동기 신호와 클럭 신호와 리세트 신호를 입력받고, 상기 모듈러 가산기에서 출력되는 불규칙한 디지탈 코드를 입력받아, 시퀀스를 출력하는 코드열 출력부로 이루어진다.

상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.

제1도는 이 발명의 실시에에 따른 STM-1 프레임 병령 스크램블러의 회로도이다.

제1도에 도시되어 있는 바와 같이, 이 발명의 실시예에 따른 STM-1 프레임 병령 스크램블러의 구성은, 동기 신호(SYNC)와 클럭 신호(CLK)와 리세트 신호(RESET)를 입력 받아, 주기성이 있는 불규칙한 의사 잡음 코드를 출력하는 의사 잡음 코드 발생기(1)와; 동기 신호(SYNC)를 입력받고, 상기 의사 잡음 코드 발생기(1)에서 출력되는 의사 잡음 코드를 데이타 버스를 통해 입력받아, 모듈러-2 연산을 하여 불규칙한 디지탈 코드를 출력하는 모듈러 가산기(2)와; 동기 신호(SYNC)와 클럭 신호(CLK)와 리세트 신호(RESET)를 입력받고, 상기 모듈러 가산(1)에서 출력되는 불규칙한 디지탈 코드를 입력받아, 시퀀스를 출력하는 코드열 출력부(3)로 이루어진다.

상기한 의사 잡음 코드 발생기(1)의 구성은, 초기값으로 '1'의 값을 갖고 있다가 유효 데이타가 들어오기 시작하면, 쉬프팅을 하는 7비트 쉬프트 레지스커(11)와; 동기 신호를 입력받고, STM-1 프레임에서 스크램블링을 수행하지 않는 프레임의 처음 9바이트 구간을 이용하여, 상기 7비트 쉬프트 레지스터(11)를 초기화하는 OR게이트(12)와; 상기 7비트 쉬프트 레지스터(11)의 마지막 두 단의 출력을 입력받아, 배타적 논리합 연산을 하여 상기 OR 게이트(12)로 출력하는 제1XOR 게이트(13)로 이루어진다.

상기한 7비트 쉬프트 레지스터(11)의 구성은, 리세트 신호(RESET)를 리세트 단자(R)롤 입력받고, 클럭 신호(CLK)를 클럭 단자(CK)로 입력받고, 첫번째 단에서는 상기 OR 게이트(12)의 출력을 데이타 단자(D)로 입력받고, 두번째 단부터는 앞단의 출력 단자(Q)에서 출력되는 신호를 데이타 단자(D)로 입력받아, 출력 단자(Q)에서 출력단자(Q)에서 출력되는 신호를 데이타 버스로 출력하는 7개의 D-플립플롭(FD2)으로 이루어진다.

상기한 모듈러 가산기(2)의 구성은, 데이타 버스를 통해 상기 7비트 쉬프트 레지스터(11)의 출력을 불규칙하게 입력받아, 배타적 논리합 연산을 수행하여 결과를 출력하는 8개의 XOR 게이트로 이루어지는 배타적 논리합 연산부(21)와; 동기신호(SYNC)를 입력받아, 반전시켜 출력하는 인버터(22)와; 상기 인버터(22)의 출력을 상기 배타적 논리합 연산부(21)의 첫번째 단의 출력을 입력받아, 논리곱 연산을 하여 데이타 버스로 결과를 출력하는 제1AND 게이트(23)와; 상기 인버터(22)의 출력과 상기 배타적 논리합 연산부(22)의 두번째 단부터의 출력을 병렬로 입력받아, 논리합 연산을 하여 데이타 버스로 결과를 출력하는 7개의 OR 게이트로 구성되는 논리합 연산부(24)로 이루어진다.

상기한 코드열 출력부(3)의 구성은, 동기 신호와 상기 모듈러가산기(2)의 출력을 입력받아 논리곱 연산을 하여 출력하는 제2AND 게이트(31)와; 상기 제2AND 게이트(31)의 출력과 데이타 신호 (DATA)를 입력받아, 배타적 논리합 연산을 하여 출력하는 제2XOR 게이트(32)와; 리세트 신호(RESET)를 리세트 단자(R)로 입력받고, 클럭 신호(CLK)를 클럭 단자(CK)로 입력받고, 상기 XOR 게이트(32)의 출력을 데이타 단자(D)로 입력받아 출력단자(Q)로 출력 신호(DOUT)를 출력하는 D-플립플롭(33)으로 이루어진다.

상기한 구성에 의한, 이 발명의 실시예에 따른 STM-1 프레임 병렬 스크램블러의 작용은 다음과 같다.

제2도는 이 발명의 실시예에 따른 의사 잡음 코드 발생기에서 나오는 직렬 시퀀스와 병렬 시퀀스를 비교하여 나타내는 도면이다.

직렬 스크램블러는 의사 잡음 코드 발생기를 이용하여, '0'과 '1'의 분포가 고른 시퀀스(Sequence)를 만들어 내고, 이를 데이타와 모듈러-2 연산을 하여서 스크램블링을 한다.

이러한 경우에 시퀀스가 1비트가 나오게 되는데 이 시퀀스는 의사잡음 발생기의 레지스터 단수에 그 반복 주기가 결정이 된다

의사 잡음 발생기가 n단 쉬프트 레지스터에 의해 구성되면, 발생되는 코드의 비트수는 2ⁿ-1이 되고, 이것은 반복되는 펄스열의 주기가 된다. STM-1 프레임에서는 패턴의 생성 다항식이 X⁷+X⁶+1 이므로, 7단의 레지스터로 구성할 수가 있다.

따라서, 2⁷- 1 = 127 이므로, 시퀀스는 127번마다 같은 패턴이 나오게 된다.

이것을 8비트 병렬로 처리하기 위해서는, 쉬프팅이 8번 일어난 후의 레지스터의 상태를 한번의 쉬프팅 후에 구할 수 있어야 한다.

이것을 구하기 위해 행렬식을 사용한다.

각각의 레지스터의 초기 상태를 Rn(0)로 놓으면, 1번의 쉬프팅이 일어난 후의 레지스터의 상태는 다음과 같이 나타낼 수가 있다.

여기서 레지스터의 번호는 제1도에서 좌측 레지스터부터 1번부터 차례로 붙여 나간다.

위의 식을 행렬식으로 표현을 하면 다음과 같다.

이것은 한번 쉬프팅을 한 결과이므로, 8번 쉬프팅을 한 후의 레지스터의 상태는 행렬(A)의 8승이 된다.

여기서 행렬(A)의 8승은 다음과 같다.

앞의 행렬식은 다음과 같은 식으로 나타낼 수가 있다.

상기에서 나타낸 식으로 회로를 구성하면, 각 레지스터의 초기 상태를 이용하여, 한번의 쉬프팅으로 8번 쉬프팅 했을 때의 각 레지스터의 상태를 알 수가 있다.

이것은 모듈러 가산기(2)내에 있는 배타적 논리합 연산부(21)에서 XOR 게이트를 사용하요 각각의 레이스터에서 상태를 뽑아 연산을 하면 된다. 그러나, 이렇게 단순히 8번 쉬프팅한 결과만 가지고서는 완전한 스크램블러를 만들 수는 없다.

STM-1 프레임 병렬 스크램블러는 7비트 쉬프트 레지스터(11)의 각각의 레지스터가 초기값으로 '1'을 가지고 있다가 유효 데이타가 들어오기 시작하면, 이 값들로부터 먼저 스크램블링을 시작한다.

그러므로, OR 게이트(12)를 사용하여, 각각의 레지스터들은 스크램블링이 시작되기 전에 먼저 '1'로 초기화 되어 있도록 한다.

이것을 구현하기 위해서, STM-1 프레임에서 스크램블링을 수행하지 않는 프레임의 처음 9바이트 구간을 이용하였다.

그리고, 각 레지스터의 초기 상태가 '1'로 되고, 스크램블링이 시작되면 첫번째 클럭에서 올바른 시퀀스가 나올 수 있도록 따로 논리 회로를 첨가하였다.

결국 8번 쉬프팅된 레지스터의 값들은 스크램블링이 시작될 때 두번째 나오게 되어 직렬 스크램블러와 같은 시퀀스를 얻을 수가 잇다.

제3도는 이 발명의 실시예에 따른 STM-1 프레임 병렬 스크램블러의 각각의 데이타 파형도이다.

의사 잡음 코드 발생기(1)에서는 동기 신호(SYNC)와 클럭 신호(CLK)와 리세트 신호(RESET)를 입력 받아, 주기성이 있는 불규칙한 의사 잡음 코드를 출력한다.

일반적으로, 의사 잡음 코드 발생기(1)는 쉬프트 레지스터와 XOR 게이트로 구성되는데, 귀한 신호를 얻는 쉬프트 레지스터가 다르게 되면, 의사 잡음 코드의 구성이 다르게 되기 때문에, 간단하게 의사 잡음 코드를 변경할 수 있다.

그리고, OR 게이트(12)는 동시 신호를 입력받아, STM-1 프레임에서 스크램블링을 수행하지 않는 프레임의 처음 9바이트 구간을 이용하여, 상기 7비트 쉬프트 레지스터(11)를 초기화한다.

모듈러 가산기(2)는 동기 신호(SYNC)를 입력받고, 상기 의사 잡음 코드 발생기(1)에서 출력되는 의사 잡음 코드를 데이타 버스를 통해 입력받아, 모듈러-2 연산을 하여 불규칙한 디지탈 코드를 출력한다.

코드열 출력부(3)에서는 동기 신호(SYNC)와 클럭 신호(CLK)와 리세트 신호(RESET)를 입력받고, 상기 모듈러 가산기(1)에서 출력되는 불규칙한 디지탈 코드를 입력 받아, 시퀀스를 출력한다.

이상에서와 같이 이 발명의 실시예에서, 직렬 레지스터에서 8번 쉬프팅한 후의 상태를, 행렬을 이용하여 한번의 쉬프팅으로 구하는 효과를 가진 STM-1 프레임 병렬 스크램블러를 제공할 수 있다.

이 발명의 이러한 효과는 디지탈 통신 분양에 이용될 수 있다.

Claims (3)

1. 초기값으로 '1'의 값을 갖고 있다가 유효 데이타가 들어오기 시작하면 쉬프팅을 하는 7비트 쉬프트 레지스터(11)와, 동기 신호를 입력받고, STM-1 프레임에서 스크램블링을 수행하지 않는 프레임의 처음 9바이트구간을 이용하여, 상기 7비트 쉬프트 레지스터(11)를 초기화하는 OR 게이트(12)와, 상기 7비트 쉬프트 레지스터(11)의 마지막 두 단의 출력을 입력 받아, 배타적 논리합 연산을 하여 상기 OR 게이트(12)로 출력하는 제1XOR 게이트(13)로 이루어져, 주기성이 있는 불규칙한 의사 잡음 코드를 출력하는 의사 잡음 코드 발생기와; 데이타 버스를 통해 상기 7비트 쉬프트 레지스터(11)의 출력을 불규칙하게 입력받아, 배타적 논리합 연산을 수행하여 결과를 출력하는 8개의 XOR 게이트로 이루어지는 배타적 논리합 연산부(21)와, 동기 신호(SYNC)를 입력받아, 반전시켜 출력하는 인버터(22)와, 상기 인버터(22)의 출력과 상기 배타적 논리합 연산부(21)의 첫번째 단의 출력을 입력 받아, 논리곱 연산을 하여 데이타 버스로 결과를 출력하는 제1AND 게이트(23)와, 상기 인버터(22)의 출력과 상기 배타적 논리합 연산부(22)의 두번째 단부터의 출력을 병렬로 입력받아, 논리합 연산을 하여 데이타 버스로 결과를 출력하는 7개의 OR 게이트로 구성되는 논리합 연산부(24)로 이루어져, 불규칙한 디지탈 코드를 출력하는 모듈러 가산기와; 상기 동기 신호와 클럭 신호와 리세트 신호를 입력받고, 상기 모듈러가산기의 불규칙한 디지탈 코드를 입력받아, 직렬로 시퀀스를 출력하는 코드열 출력부를 포함하여 이루어지는 것을 특징으로 하는 STM-1 프레임 병렬 스크램블러.
2. 제1항이 있어서, 상기한 코드열 출력부는, 동기 신호와 상기 모듈러 가산기(2)의 출력을 입력 받아 논리곱 연산을 하여 출력하는 제2AND 게이트(31)와; 상기 제2 AND 게이트(31)의 출력과 데이타 신호(DATA)를 입력받아, 배타적 논리합 연산을 하여 출력하는 제2XOR 게이트(32)와; 리세트 신호(RESET)를 리세트 단자(R)로 입력하고, 클럭 신호(CLK)를 클럭 단자(CK)로 입력받고, 상기 XOR 게이트(32)의 출력을 데이타 단자(D)로 입력받아 출력 단자(Q)로 출력 신호(DOUT)를 출력하는 D-플립플롭(33)을 포함하여 이루어지는 것을 특징으로 하는 STM-1 프레임 병렬 스크램블러.
3. 제1항에 있어서, 상기한 7비트 쉬프트 레지스터는, 리세트 신호(RESET)를 리세트 단자(R)로 입력받고, 클럭 신호(CLK)를 클럭 단자(CK)로 입력받고, 첫번째 단에서는 상기 OR 게이트(12)의 출력을 데이타 단자(D)로 입력받고, 두번째 단부터는 앞단의 출력 단자(Q)에서 출력되는 신호를 데이타 단자(D)로 입력 받아, 출력 단자(Q)에서 출력되는 신호를 데이타 버르소 출력하는 7개의 D-플립플롭(FD2)으로 이루어지는 것을 특징으로 하는 STM-1 프레임 병렬 스크램블러.