JPS612443A - 自己同期型スクランブラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は特許請求の範囲１の上位概念による自己同期形
スクランブラに関する。

従来技術 デジタル信号伝送の場合、妨害直流成分を有したり、ま
たは所定の離散的（個別）周波数のもとで特に高いエイ
・ルギ成分を有するパルスパターンが生じ得る。このパ
ルスパターンを回避するため、伝送すべきデジタル信号
が、モジュロ２加算により擬似ランダム列で送信側にて
スクランブルされる。受信側では別のモジュロ２加算に
より、既に送信側にて用いられた擬似ランダム列でデス
クランブルが行なわれる。送信側及び受信側で用いられ
た擬似ランダム発生器の、その際必要な同期動作を、自
由振動する、所謂乗算的ないし自己同期形スクランブラ
及びデスクランブラの使用により行なわないでも済む。

発明が解決しようとする問題点 デジタル通信網の一層の拡張と共に当該通信網の中央ポ
イント間で著しく高（・ステップ速度の信号に対する伝
送装置が必要となる。これにより著しく高いクロック周
波数のデジタル信号に対するスクランブラ及びデスクラ
ンブラを構成する必要がある。

シーメンス研究及び開発レポート第６巻（１９７７年）
扁１、第１〜５頁から、高（・クロック周波数のデジタ
ル信号に対するスクランブルを構成する手段が既に公知
である。その場合、デジタル信号は複数のパラレルチャ
ネルで相応に比較的に低いビット繰返周波数でスクラン
ブルされ、生じた信号が多重化によってまとめられる。

受信側は同様に構成されており、１つのデマルチプレク
サにはパラレルのデスクランブルの複数のチャネルがつ
づいている。それにより高いコストのほかに、マルチプ
レクサ及びデマルチプレクサを相互に同期する必要が生
じる。

郵政当局により、デジタル遠隔通信網の個々の階層的（
ハイアラーキ）構成に対するスクランブルが規格化され
て（・る。例えば国際的郵政当局によりＣＣＩＴＴ勧告
にてＶ２７〜にて１２７ビツトのスクランブラ周期を有
するスクランブラが規定されている。

本発明の課題とするところは高いビット繰返周波数のデ
ジタル信号の伝送にも適したスクランブラであって、比
較的わすがなコストのもとでマルチプレクス装置を省き
且当該スクランブラ周期が動作速度に無関係に選択可能
であるスクランブラを提供することである。さらに不都
合な短周期の抑圧を高いコストをかけずに行ない得るよ
うにするものである。

問題点を解決する手段 上記課題は本発明によれば冒頭に述べた形式の自己同期
形スクランブラにおいて、特徴事項にて規定された構成
要件により解決される。

次に図示の実施例を用（・て本発明を説明する。

実施例 第１図に示すスクランブラ段はｎ段のスクランブラの一
部である。この第１．第２モジュロ２加算器ＡＩ、Ａ２
と、第１及び場合により第２のシフトレジスタ段ＳＲＩ
　、ＳＲ２を有する。

スクランブラ段はデジタル信号のＰ番目のビットのスク
ランブル（ランダム化）のために用いられ、その結果第
１シフトレジスタ段ＳＲＩの出力側からは相応のスクラ
ンブルされたビットＤｓＸＰが送出され、また第２シフ
トレジスタ段ＳＲ２の出力側からは１クロック周期分遅
れて、スクランブルされたビットＤ８Ｘ”ｐが送出され
、一方スクランプラ段の出力は第２モジユロ２加算器か
ら若しくは第１シフトレジスタ段ＳＲ１０入力側にて取
出可能である。従って第１シフトレジスタ段ＳＲ１はＤ
ｌにおける信号に関してスクランブラ全体の２番目シフ
トレジ２２段に相応する。夫々のスクランブラ段はｎ番
目スクランブラ段の出力信号Ｄｓ　ｘ−”に対する１つ
の入力側を有する。両入力側は同時に第１モジユロ２加
算器Ａ１０入力側であり、この加算器Ａ１の出力側は第
２モジユロ２加算器Ａ２の一方の入力側に接続され、こ
の第２加算器Ａ２の他方の入力側は肖該段にてスクラン
ブルすべき入力信号Ｄ１に対する入力側と接続されて（
・る。第２モジユロ２加算器Ａ２の出力端子は当該スク
ランブラ段の出力信号ＤＢに対する出力端子であり、第
１シフトレジスタ段８Ｒ１の入力側と接続されている。

この第１シフトレジスタ段は第２シフトレジスタ段と同
様に、クロック制御Ｄフリップフロップから成り、その
第１シフトレジスタ段の出力側は第２シ７トレジスタ段
ＳＲ２のＤ入力側と接続され得る。その場合シフトレジ
スタ段のクロック周波数はパラレルピットクロック、す
なわち、スクランブラのパラレル入力側の数Ｐで割った
デジタル信号のピットクロックに相応する。その場合ｎ
はスクランブラのシフトレジスタ段数を表わし、ｍ番目
のシフトレジスタ段とはその出力信号がｎ番目段の出力
信号と共に入力側に帰還されるシフトレジスタ段のこと
である。その際ｍはｎより少なくとも１だけ小さい。公
知の自己同期形直列スクランブラではｍ番目段の出力側
及びｎ番目段の出力側が少なくとも１つのモジュロ２加
算器を介して第１シフトレジスタ段の入力側と接続され
ている。本例では１つ又は複数のシフトレジスタ段を有
する各スクランブラ段が並夕０に設けられており、その
場合Ｐ個のスクランブラ段の各々が１つの入力側を有し
、それら入力側は例えは、Ｐのパラレルビットを有する
デジタル信号の源としてシリアル−パラレル変換器のパ
ラレル出力側と接続されている。ｎ　（Ｐ）のスクラン
ブラ段を有するスクランブラの構成には各々２つのシフ
トレジスタ段を有するｎ−Ｐのスクランブラ段、及び、
各々１つのシフトレジスタ段を有する２Ｐ−ｎのスクラ
ンブラ段を要する。その場合先ず２つのシフトレジスタ
段を有するｎ−ｐのスクランブラ段がシフト方向で見て
順次設けられ、それにつづいて、唯１つのシフトレジス
タ段を有する２ｐ−ｎのスクランブラ段が設けられる。

次（・で左から右へのシフト方向の際、考察されるスク
ランブラ段の左の第１スクランブラ段は２つのシフトレ
ジスタ段を有するスクランブラ段の場合出力信号Ｄｓ　
ｘ　＋１．　Ｄｓ　ｘ　１−ｐ、　Ｄｓ　ｘ　’−２ｐ
を有し、考察されるスクランブラの右の第１の後続スク
ランブラ段は出力信号Ｄｓ　ｘ　　’　、　Ｄｓ　ｘ−
”ｐ。

Ｄｓ　ｘ　−”　２ｐを有する。同様にして、考察され
る段の左の第２スクランブラ段は出力信号Ｄｓ　ｘ２．
　Ｄｓ　ｘ　２１）　、　Ｄｓ　ｘ　２−２１）を有し
、一方、考察される段の右の第２のスクランブラ段は出
力信号Ｄｓ　ｘ　−”　、　Ｄｓ　ｘ　−２−Ｐ　、　
Ｄｓ　ｘ　−２−２１）を有する。

第２図に示すのは第１図のスクランブラ段を４つ合成接
続して形成される１つのスクランブラが示してあり、こ
のスクランブラは第６、第７番目のシフトレジスタの後
帰還を有する７つのシフトレジスタ段を備え且つ４つの
パラレル入力側を備える。要するに第１図に相応してｐ
−４，ｎ＝７．ｍ＝６であり、信号Ｄｉに対する４つの
入力側、Ｄｓに対する４つの出力側が並列に接続されて
いる。要するに、直列（シリアル）伝送のためにはスク
ランブラに１つのシリアル−パラレル（直−並列）変換
器が前置接続され、４段のパラレル−シリアル（並−直
列）変換器が後置接続されるべきである。シリアル−パ
ラレル変換及び相応するパラレル−シリアル変換は変換
器の記憶特性のためビット同期して行なう必要もなけれ
ば、送信側スクランブラと受信側スクランブラ（デスク
ランブラ）との間の語同期も必要でな（・。

第２図のスクランブラは４つのスクランブラ段■Ｓ１　
・・・ＶＳ４を有しこれらはスクランブルすべきデジタ
ル信号の４ビツトの並列入力のための各１つの入力側Ｉ
）ｉｌ　・・・Ｄｉ４と、１つの出力側Ｄｓ１・・・Ｄ
ｓ４を有する。全部でｎ＝７のシフトレジスタ段の場合
２７−１−１２７ビツトのスクランブラ周期が生じ、４
つの入力側に基づきｐ＝４、一方、ｍ＝＜５．ｎ＝７で
ある。前述の規則に相応して、シフト方向で先ず、２つ
のシフトレジスタ段を有するｎ−ｐ＝３のスクランブラ
段が、それにつづいて、唯１つのシフトレジスタ段を有
するスクランブラ段が２ｐ−ｎ−１つ設けられている。

従って、第１スクランデラ段ＶＳ１はたんに１つのシフ
トレジスタＳＲ１を有する。その他のスクランブラ段Ｖ
Ｓ２〜ＶＳ４は各２つのシフトレジスタ段ＳＲ２，１、
ＳＲ２，２。

ＳＲ３，１、ＳＲ３，２、ＳＲ４，１、ＳＲ４，２、を
有し、これらは第１図に示すように前置接続のモジュロ
２加算器と接続されさらに１つの共通のクロック源Ｔ１
と接続されて（・る。第１〜第６スクランブラ段の第１
のモジュロ２加算器Ａ１．１　。

Ａ２．１　、　Ａ３．１の第２入力端は夫々先行のスク
ランブラ段の第２シフトレジスタ段の出力側、すなわち
シフトレジスタ段ＳＲ２，２、ＳＲ３，２。

ＳＲ４，２と接続されて（・る。第４スクランブラ段Ｖ
Ｓ４の第１モジュロ２加算器Ａ４．１の相応の入力側は
第１スクランブラ段ＶＳ１の第１の唯１つのシフトレジ
スタ段ＳＲ１の出力側と接続されている。第１．第２ス
クランブラ段ＶＳ１　、　ＶＳ２の第１モジュロ２加算
器Ａ１．１　、　Ａ２．１の第１入力端は夫々、先行す
る各々第２番目のスクランブラ段ＶＳ３　、　ＶＳ４の
第２のシフトレジスタ段ＳＲ５，２、ＳＲ４，２の出力
側に接続されている。すなわちモジュロ２加算器Ａ１．
１の第１入力端はシフトレジスタ段ＳＲ３，２の出力側
に接続され、モジュロ２加算器Ａ２．１の第１入力端は
シフトレジスタ段ＳＲ４，２の出力側に接続されて（・
る。第６、第４スクランブラ段ＶＳ３　、　ＶＳ４に関
して変更が可能である。それというのは相応のサイクリ
ックの入れ替えに鑑みて夫々第１．のモジュロ２加算器
Ａ３．１　、　Ａ４．１の２つの第１の入力側が相互に
接続され、且第１スクランブラ段の第１の唯１つのシフ
トレジスタ段ＳＲ１の出力側に接続されているからであ
る。スクランブルされた信号は当該の段の入力信号Ｄ１
と、考察されるスクランブラ段の右の第６、第７番目段
の出力信号Ｄｓ　ｘ　−’及びｌ）ｓ　ｘ−７とから得
られる。

第３図には４つのパラレル入力側を有する別のスクラン
ブラが示されて（・るが、これは第２図のスクランブラ
と異なって７つでなくたんに５つのシフトレジスタ段を
有し、そのスクランブラ周期はしたがってたんに３１ビ
ツトである。

相応してｎ＝５　、ｍ＝２であり、既述の構成法に従っ
て２つのシフトレジスタ段を有するスクランブラ段がｎ
−ｐ＝５−４＝１つ設けられ、たんに１つのシフトレジ
スタ段を有するスクランブラ段は２ｐ−ｎ”＝８−５＝
５つ設けられている。もって、スクランブラ段ｖｓ’　
ｉ〜ＶＳ’　３は夫々たんに１つのシフトレジスタＳＲ
′１〜ＳＲ’３を有し、ただ第４のスクランブラ段ＶＳ
’　４のみが、２つのシフトレジスタＳＲ’４．１　、
　ＳＲ’４．２を有する。第１スクランブラ段ｖｓ’ｉ
の第１シフトレジスタ段ＳＲ’１の出力側からの帰還が
、第２スクランブラ段ＶＳ’２の第１モジュロ２加算器
Ａ２．１の一方の入力側へ行なわれる。このスクランブ
ラ段のシフトレジスタ段ＳＲ’２の出力側は第３スクラ
ンブラ段ＶＳ”　３の第１モジュロ２加算器Ａ′３．１
の一方の入力側と接続されている。そのスクランブラ段
のシフトレジスタ段ＳＲ’３の出力側は第１スクランブ
ラ段の第１モジュロ２加算器Ａ′１．１の他方の入力側
に接続され、かつ第４スクランブラ段ｖＳ′４の第１モ
ジュロ２加算器Ａ′４．１の一方の入力側に接続されて
（・る。第４スクランブラ段ＶＳ’４の第１シフトレジ
スタ段ＳＲ′４．１の出力側は第２スクランブラ段ＶＳ
’　２の第１モジュロ２加算器Ａ′２．１の他方の入力
側と、第４スクランブラ段の第２シフトレジスタ段ＳＲ
’４．２のＤ入力側とに接続されている。ＳＲ’　４．
２の出力側は第１スクランブラ段ｖｓ’　ｉの第１モジ
ユロ２加算器Ａ’Ｌ１の一方の入力側に接続されている
。第１スクランブラ段の第１出力側Ｄβ′１は第６スク
ランブラ段の第１モジユロ２加算器ｘ　３．１の別の入
力側と接続されており、同様にして、第２スクランブラ
段の出力側Ｄ８′２は第４スクランブラ段ＶＳ’　４の
第１モジュロ２加算器Ａ’４．１の第２入力端と接続さ
れている。要するに、第６図のスクランブラは第２図の
スクランブラに代替する実施例であり、この実施例では
パラレル処理される同数ビットのもとで幾らかコスト低
減させて、短縮されたスクランブラ周期が得られる。

公知スクランブラでは所定の入力信号パターンのもとで
スクランブラ周期の所定の状態をジャンプし比較的短い
持続時間の周期的出力信号列の生じることが入力信号パ
ターンに依存して起こり得る。この理由により、実際に
用いられるスクランブラは付加的にさらにシフトレジス
タ段を有する。ＣＣＩＴＴ勧告ではＶ２７．Ｖ２７〜で
は７段のスクランブラが記載されており、このスクラン
ブラは短周期の回避のためさらに５つのシフトレジスタ
段補充されて１２段に構成される。ＣＣＩＴＴ勧告Ｖ２
７〜によるスクランブラの場合段８，９．１２の内容が
そのつとシフトレジスタカスケードの入力側におけるロ
ジック状態と比較される。比較される６対の１つが少な
くとも６６ビツドの期間中連続的に相互に一致する場合
、次に続く入力ビットが反転され、その結果１〜４．６
，８，９．１２のビット周期期間を有する比較的に長（
・周期的な出力信号列が抑圧される。従って、前述の付
加コストをかけても５，７，１０．ｉｔのビット周期期
間を有する周期的出力信号列を抑圧できず、これらの短
周期をも押圧しようとするとコストはさらに一層増大せ
しめられることとなり、その結果この種スクランブラの
開発の際は適用例に応じた妥協的手段が必要である。こ
のような手段は比較的高い伝送速度の場合にてスクラン
ブラの適用に鑑みても必要である。それとり・うのはシ
フトレジスタカスケードの延長をすると比較的高い伝送
速度の際の適用可能性が制御されるからである。

第２．第６図のパラレルスクランブラの場合及び第１図
に示すスクランブラ段をパラレル動作で使用する他のス
クランブラの場合にも、スクランブラを、各シフトレジ
スタ段を直列回路で含む公知のシリアル（直列）スクラ
ンブラとコンパチブルにしようとするならばすべてのス
クランブラ段を短周期の発生について監視しなげればな
らない。

不都合な短周期の抑圧が、基本的に、一致するビット（
これらは抑圧すべき短周期の間隔をお（・て現われる）
に対する、本来のスクランブラに接続された計数装置を
用（・て行なわれる。

計数装置は一致するビットのプリセットされた数を超過
するとパルスを送出し、このパルスはスクランブラ段に
伝送される。

要するに計数装置は短周期抑圧のための装置の主要部分
を形成し、各スクランブラ段を計数装置と接続するため
第４ａ図、第４ｂ図のスクランブラ段は別のモジュロ２
加算器５４　、４４゜３４　、２４　、１４で補充され
て（・る。この加算器は第１図の第１．第２モジユロ２
加算器ＡＩ。

Ａ２間に挿入接続されており、この挿入接続は次のよう
になされている、即ち第３モジユロ２加算器の一方の入
力側が、第１モジユロ２加算器の出力側と接続され、第
６モジユロ２加算器の第２入力端が短周期抑圧装置の所
属の出力側と接続され、さらに第６モジユロ２加算器の
出力側に、これまで第１モジユロ２加算器の出力側と接
続されて（・た、第２モジユロ２加算器の入力側が接続
されているようにするのである。

第４ａ図、第４ｂ図にはそのように拡大された５つのス
クランブラ段ｖ１・・・■５から成るスクランブラが示
してあり、合せて１つの回路を族１回路図の左部分がス
クランブラ段■３〜■５を有する第４ａ図であり、右部
分が、スクランブラ段Ｖｌ、Ｖ２を有する第４ｂ図であ
る。

両回路部分は線Ｓｌ、８２で相互に分けられて（・る。

第４ａ図、第４ｂ図のスクランブラは５つのパラレル入
力側を有し、その結果ｐ＝５であり、さらに２ツー１＝
１２７ビツトのシフト周期期間の形成のためｎ＝７のシ
フトレジスタ段が用（・られており、その際ｍ　＝　６
．　ｎ　＝　７番目段の後で帰還が行なわれる。それ故
既述の規則に従って先ず夫々２つのシフトレジスタ段５
１．５２及び４１．４２を有するｎ　−ｐ＝　７＝５−
２のスクランブラ段Ｖ５　、Ｖ４が設けられており、こ
れにつづいて、夫々１つのシフトレジスタ段３２　、２
．２　、１２を有する２ｐ−ｎ＝１０−７＝３のスクラ
ンブラ段Ｖ　３　ｒ　Ｖ　２　＋■１が設けられている
。スクランブラ段■１゜Ｖ２．Ｖ５にて付加的に設けら
れたシフトレジスタ３１，２１．１１はしたがってスク
ランブラの機能には必要でなく、既に短周期抑圧装置の
一部である。この装置には夫々６つのモジュロ２加算器
から成る５つの群が属し、これら加算器の出力側は各１
つのナンドケ”−トｉｉ４〜５１４を介してまとめられ
て（・る。この６−加算器一群の各々は１つのスクラン
ブラ段に配属されており、その際各モジュロ２加算器１
１１゜１１２．１１３；２１ｉ　、２１２．２１３；３
１１．３１２．３１３；４１１，４１２゜４１３；５１
１．５１２．５１３の第１入力端は相互に接続され且所
属のスクランブラ段の第１シフトレジスタ段のＤ入力側
と接続されて（・る。５つの群の両モジュロ２加算器の
第２入力端は個々のシフトレジスタ段の出力側と接続さ
れており、その接続は次のようになされている、即ち各
ろ一加算器一群においてそのつど、１つのスクランブラ
段の第１シフトレジスタ段の入力側に加わるビットが、
第８．９．１２の記憶されたビットと比較されるように
接続されている。スクランブラ段は全部でたんに１０の
シフトレジスタ段を含みもってたんに１０ビツトしか記
憶され得ないので、伺加的にＤフリップフロップ１１８
，２１８が設けられており、これらのフリップフロップ
は第１．第２の６−加算器一群の第１モジュロ２加算器
１１３，２１３の第２入力端に前置接続されている。そ
れらフリップフロップはスクランブラ段のシフトレジス
タ段と同じクロック源に接続され、またそれのＤ入力側
は第４．第５スクランブラ段の第２シフトレジスタ段の
出力側と接続されている。

Ｋ番目のスクランブラ段の第１シフトレジスタ段の入力
側に加わるビットと、記憶されたビット第８．９．１２
ビツトの１つと一致すると、。

相応のに番目のナンドデー）　１　’１４　、２１４　
。

３１．４，４１４，５１４の出力側にそのつどロジック
ルベルが生じ、これはそれぞれ反転入力側を介してナン
トゲ−トロ０に送出され、その結果このナントゲートは
その反転出力側を介して分周カスケード６１〜６４をト
リガする。

分局カスケードはインバータ６５を介してデジタル信号
の語クロックＤに対する源に接続されており、２；１の
分周比を有する第１分周器６１と、２つのＪＫフリップ
フロップを有する。

さらに短周期抑圧装置は５つの入力側の６第１の群を有
する５つのアンドｒ−）１１５゜１２５．１３５，１４
５，１５５（これらは別個にナンドデート１１４，２１
４，３１４゜４１４．５１４の出力側と接続されている
）と、各４つの入力側の第２の群とを有する。この第２
群のそれら４つの入力側の各々はＤフリップフロップ１
１６，２１６，３１６，４１６゜５１６のうちの１つの
反転入力側に接続されており、このＤフリップフロップ
のＤ入力側ヲ１９つの入力側を有するアンドｒ−）のう
ちの１つの出力側に接続されている。これらフリップフ
ロップの反転出力側は夫々ケゞ−トのうちの次のような
１つのｒ−トの入力側と接続されて（・る、即ち当該ケ
ゞ−ト出力側にＤフリツプフロツゾ力玉接続されていな
い１つのデートの入力側と接続されている。Ｄフリップ
フロップの非反転入力側は別のアンドデー）１１７，２
１７，６１７゜４１７　、５１７を介して各スクランブ
ラ段■１・・・ｖ５の第６のモジュロ２加算器の第２入
力端と接続されている。第３〜第５スクランブラ段に接
続されたアンドゲートの第２入力端は分周カスケードに
設けられて（・るＪＫフリツゾフロツプ６６の出力側と
接続されており、このＪＫフリツゾフロツゾには別のＪ
Ｋフリップフロツノ６４が後置接続されており、このＪ
Ｋフリツゾフロツプ６４の出力側はアントゲゝ−）　１
１７゜２１７の第２入力端と接続されており、これらア
ンドｒ−）は出力側が第１．第２スクランブラ段と接続
されて（・る。

分周器カスケード６１〜６４の上述のような、トリガに
よって、トリガされるアンドゲート１１７．２１７，３
１７，４１７，５１７及び付加的な第６のモジュロ加算
器を介してスクランブラ段■１〜■５の１つにて１ビツ
トが反転されそれにより生ずる１つの短周期が終了され
るようになる。１つの短周期に相応するパルスパターン
のはじめての検出時点から各々の後続のビットに対する
周期性が検出され（入カバターンが維持されて（・る間
）、もって、遅（とも５ビツトに相応するパラレルクロ
ック周期の後、すべてのアントゲ−）１１４，２１４，
３１４゜４１４．５１４はロジックルベルになる。新た
な入力側１１５，２１５，３１５，４１５゜５１５を有
するアンドゲートは後置接続のＤフリップフロップ１１
６，２１６，３１６゜４１（Ｓ、５１６と共に、次のこ
とがらについての情報の記憶のために用いられる、即ち
遅延段の第１のシフトレジスタの入力側に加わるどのビ
ットにてはじめて１つの短周期が検出されたのかについ
ての情報の記憶に用（・られる。１つのスクランブラ段
のシフトレジスタ段の入力側に加わるビットのロジック
値の変化が、短周期基準信号のはじめての検出後直ちに
は行なわれなり・。本例ではｒ−）１１４　、２１４　
、３１４゜４１４．５１４の出力側の、アンドデート１
１５゜２１５．３１５，４１５，５１５への対応ははじ
めての検出後６６番目ビットがそのつと反転されるよう
に行なわれる。本例では第１のスクランブラ段に対応づ
けられたアンドデート１１４の出力側がロジック値１に
なることにより検出が例えばはじめて行なわれると、６
Ｘ５＝３０ビットクロック時間の後置３のスクランブラ
段に対応づけられたアンドグー）３１５、後置接続のＤ
フリップフロップ３１６、それと接続されたアンドデー
ト３１７を介して、第６のスクランブラ■３の第６モジ
ユロ２加算器６４にて１つのビットが反転される。

アンＦｒ−ト６００Å力側はアンドｒ−）１１４・・・
５１４の出力側と接続されずに、Ｄフリップフロップ１
１６・・・５１６の非反転入力側と接続されてもよい。

この場合そのＤフリップフロップの付加的分周作用によ
って分局器６１の分周比が５１から４９に減少され得、
−それによってアンドｐｒ　−）　６０の出力側と分周
器段６１．６２のリセット入力側との間の接続線路上の
不都合なパルスピークの抑圧が可能になる。

発明の効果 本発明の手段により得られる特に有利な利点とは、比較
的長い構成長のスクランブラの場合にも純然たるデジタ
ル素子から成るすっきりした簡明なスクランブラ装置構
成が実現されこの装置構成により統合化が著しく簡単化
され得ることである。

【図面の簡単な説明】

第１図は単一スクランブラ段の実施例の回路略図、第２
図は４つのパラレル入力側と７つのシフトレジスタ段を
備え１２７ピツト周期を有するスクランブラの実施例の
回路図、第６図は４つのパラレルのスクランブラ段及び
３１ビツトのスクランブラ周期を有するスクランブラの
実施例の回路図、第４ａ図、第４ｂ図は５つのパラレル
スクランブラ段を有し１２７ピツトのスクランブラ周期
を有す關スクランブラの実施例を短周期抑圧装置と共に
示す回路図である。 ＡＩ、Ａ２・・・第１．第２モジユロ２加算器、ＳＲ１
、ＳＲ２・・・第１．第２シフトレジスタ、Ｄｉ・・・
入力信号、Ｄｓｘ・・・出力信号ＩＧ　１ 呂 カ イＪ１．＋１

Claims (1)

1. 【特許請求の範囲】 １、２＾ｎ＾−＾１ビットのスクランブラ周期を有する
   信号の発生のためｎのクロック制御されるシフトレジス
   タ段を有する自己同期形スクランブラであつて、少なく
   とも１つのシフトレジスタ段の出力側がモジユロ−２−
   加算器の入力側と接続されているものにおいて、スクラ
   ンブルすべきデジタル信号のＰの並列ビットの各々に対
   してＰの並列の（パラレル）入力側を設け、各入力側は
   到来ビットの列に相応して、第１入力側にてＰ番目のビ
   ットが加えられ次の入力側にて後続ビットが加えられる
   ように配列されておりかつ夫々１つのスクランブラ段と
   接続され該スクランブラは少なくとも１つのシフトレジ
   スタ段と少なくとも１つのモジユロ２加算器とを有して
   おり、パラレル入力側の個数Ｐはスクランブラ段中に設
   けられているクロック制御されるシフトレジスタ段の個
   数ｎより少なくとも１だけ小さい数であり、更にシフト
   方向において先ず２つのクロック制御されるシフトレジ
   スタ段を有するｎ−Ｐのスクランブラ段が、それにつづ
   いて、たんに１つのシフトレジスタ段を有する２Ｐ−ｎ
   のスクランブラ段が設けられており、前記スクランブラ
   段は第１、第２モジユロ２加算器（Ａ１、Ａ２）を有し
   、第１モジユロ２加算器の出力側は第２モジユロ２加算
   器の一方の入力側と接続されており、第２モジユロ２加
   算器の他方の入力側はスクランブルすべき信号に対する
   Ｐのパラレル入力側のうちの１つと接続されており、更
   に第２モジユロ２加算器の出力側からはスクランブルさ
   れた出力が取出可能であり、また第２モジユロ２加算器
   の出力側には第１のクロック制御されるシフトレジスタ
   段の入力側が接続されており、該第１シフトレジスタ段
   の出力側からは１クロック周期だけ遅れたスクランブル
   されたデジタル信号が取出可能であり、第１シフトレジ
   スタ段の出力側には別のクロック制御されるシフトレジ
   スタ段の入力側が接続されており、該別のクロック制御
   されるシフトレジスタ段のクロック入力側は第１シフト
   レジスタ段のクロック入力側に並列接続されており、前
   記別のシフトレジスタ段の出力側からは２クロック周期
   だけ遅延したスクランブルされたデジタル信号が取出可
   能であり、前記シフトレジスタ段に供給されるクロック
   信号のクロック周波数はスクランブルすべきデジタル信
   号のクロック周波数をスクランブラ段数Ｐで割つたもの
   に相応しており、第１モジユロ２加算器の一方の入力側
   はスクランブルされたデジタル信号のｎ番目の先行ビッ
   トの現われるスクランブラ段の出力側と接続されており
   、第１モジユロ２加算器の他方の入力側はスクランブル
   されるデジタル信号のｍ番目の先行ビットの現われるス
   クランブラ段と接続されており、但しｍ＜ｎの関係が成
   立ちｍとｎは整数であることを特徴とする自己同期形ス
   クランブラ。 ２、４ビットのパラレル処理のため４つのスクランブラ
   段（ＶＳ１・・・・・・・ＶＳ４）を設け該スクランブ
   ラ段はスクランブルすべきデジタル信号の４ビットのパ
   ラレル入力のため各１つの入力側（Ｄｉ１・・・・・・
   ・Ｄｉ４）を有し、さらに、第１スクランブラ段（ＶＳ
   １）は第１モジユロ２加算器（Ａ１．１）を有し該第１
   モジユロ２加算器の出力側を第２モジユロ２加算器（Ａ
   １．２）の一方の入力側と接続し、該第２モジユロ２加
   算器はその他方の入力側が第１スクランブラ段の入力側
   （Ｄｉ１）と接続されかつその出力側が第１シフトレジ
   スタ段（ＳＲ１）の入力側と接続されると共にスクラン
   ブルされたデジタル信号に対する出力側（Ｄｓ１）と接
   続されており、更に第１シフトレジスタ段（ＳＲ１）の
   クロック入力側が、第１クロック信号（Ｔ１）の源と接
   続されており、該第１クロック信号は４：１の比で分周
   によつて、スクランブルすべきデジタル信号のクロック
   信号から生ぜしめられたものであり、第１スクランブラ
   段（ＶＳ１）の第１モジユロ２加算器（Ａ１．１）の第
   １入力側が、第２スクランブラ段（ＶＳ２）の第１モジ
   ユロ２加算器（Ａ２．１）の第２入力側と接続されてお
   り、該加算器（Ａ２．１）の出力側が第２モジユロ２加
   算器（Ａ２．２）の第１入力側と接続されており、該加
   算器（Ａ２．２）の第２入力側が第２スクランブラ段（
   ＶＳ２）の入力側（Ｄｉ２）と接続されており、更に第
   ２モジユロ２加算器（Ａ２．２）の出力側は第２スクラ
   ンブラ段（ＶＳ２）の出力側と、第２スクランブラ段（
   ＶＳ２）の第１シフトレジスタ段（ＳＲ２．１）の入力
   側とに接続されており、該第１シフトレジスタ段（ＳＲ
   ２．１）の出力側は同スクランブラ段（ＶＳ２）の第２
   シフトレジスタ段（ＳＲ２．２）の入力側と、さらに第
   ４スクランブラ段（ＶＳ４）第１モジユロ２加算器（Ａ
   ４．１）の第１入力側とに接続されており、第２スクラ
   ンブラ段（ＶＳ２）の第２シフトレジスタ段（ＳＲ２．
   ２）の出力側が、第１スクランブラ段（ＶＳ１）の第１
   モジユロ２加算器（Ａ１．１）の第２入力側に接続され
   ており、また、第２スクランブラ段（ＶＳ２）の第１モ
   ジユロ２加算器（Ａ２．１）の第１入力側が、第３スク
   ランブラ段（ＶＳ３）の第１モジユロ２加算器（Ａ３．
   １）の第２入力側と接続され、該加算器（Ａ３．１）の
   出力側は同スクランブラ段の第２モジユロ２加算器（Ａ
   ３．２）の一方の入力側と接続され、さらに該第２加算
   器（Ａ３．２）の他方の入力側は第３スクランブラ段（
   ＶＳ３）の入力側（Ｄｉ３）と接続され、前記第２加算
   器（Ａ３．２）の出力側は第３スクランブラ段（ＶＳ３
   ）の出力段（Ｄｓ３）と、さらにそれの第１シフトレジ
   スタ段（ＳＲ３．１）の入力側と接続され、該第１シフ
   トレジスタ段（ＳＲ３．１）の出力側が、同スクランブ
   ラ段内の第２シフトレジスタ段（ＳＲ３．２）の入力側
   と接続され、該第２シフトレジスタ段（ＳＲ３．２）の
   出力側が、第２シフトレジスタ段（ＶＳ２）の第１モジ
   ユロ２加算器（Ａ２．１）の第２入力側と接続され、さ
   らに第３スクランブラ段の第１モジユロ２加算器（Ａ３
   ．１）の第１入力側が、第４スクランブラ段の第１モジ
   ユロ２加算器（Ａ４．１）の第２入力側と接続され、該
   加算器（Ａ４．１）の出力側が、第４スクランブラ段（
   ＶＳ４）の第２モジユロ２加算器（Ａ４．２）の一方の
   入力側と接続され、該加算器の第２入力側は第４スクラ
   ンブラ段の入力側（Ｄｉ４）と接続されており、更に前
   記第２モジユロ２加算器（Ａ４．２）の出力側が、第４
   スクランブラ段の出力側（Ｄｓ４）と、第４スクランブ
   ラ段（ＶＳ４）の第１シフトレジスタ段（ＳＲ４．１）
   の入力側とに接続され、さらに前記第１シフトレジスタ
   段（ＳＲ４．１）の出力側が、第４スクランブラ段の第
   ２シフトレジスタ段（ＳＲ４．２）の入力側と接続され
   、さらに、該第２シフトレジスタ段（ＳＲ４．２）の出
   力側は第３スクランブラ段（ＶＳ３）の第１モジユロ２
   加算器（Ａ３．１）の第２入力側と接続され、また、す
   べてのシフトレジスタ段のクロック入力側は相互に接続
   され且第１クロック信号（Ｔ１）に対する源と接続され
   ている特許請求の範囲第１項記載のスクランブラ。 ３、３１ビットのスクランブラ周期の場合各４ビットの
   パラレルスクランブルのため、スクランブルすべきデジ
   タル信号に対する４つのパラレル入力側が設けられてお
   り、該パラレル入力側は夫々、４つのスクランブラ段 （ＶＳ′１・・・・・・・ＶＳ′４）の１つと接続され
   ており、更に、各スクランブラ段は各々１つの第１のモ
   ジユロ２加算器（Ａ′１．１・・・・・・・Ａ′４．１
   ）を有し、該第１加算器の出力側が、第２モジユロ２加
   算器（Ａ′１．２・・・・・・・Ａ′４．２）の一方の
   入力側と接続され、該第２加算器の他方の入力側はスク
   ランブルすべきデジタル信号に対する４つのパラレルメ
   カ側のうちの１つと接続されており、更に、第２モジユ
   ロ２加算器の出力側が、夫々、スクランブルされたデジ
   タル信号に対する出力側と、シフトレジスタ段として作
   用するクロック制御Ｄ−フリップフロップのＤ入力側と
   に接続されており、さらに、第１スクランブラ段の第２
   モジユロ２加算器（Ａ′１．２）の出力側が、第３スク
   ランブラ段の第１モジユロ２加算器（Ａ′３．１）の第
   ２入力側と接続され、第２スクランブラ段の第２モジユ
   ロ２加算器（Ａ′２．２）の出力側が、第４スクランブ
   ラ段の第１モジユロ２加算器 （Ａ′４．１）の第２入力側と接続され、第１スクラン
   ブラ段のシフトレジスタ段（ＳＲ′１）の出力側が第２
   シフトレジスタ段の第１モジユロ２加算器の第１入力側
   と接続され、第２スクランブラ段のシフトレジスタ段（
   ＳＲ′２）の出力側が、第３スクランブラ段の第１モジ
   ユロ２加算器（Ａ′３．１）の第２入力側と接続され、
   更に第３スクランブラ段のシフトレジスタ段（ＳＲ′３
   ）の出力側が、第１スクランブラ段の第１モジユロ２加
   算器（Ａ′１．１）の第１入力側と、第４スクランブラ
   段の第１モジユロ２加算器（Ａ′４．１）の第２入力側
   とに接続されており、さらに第４スクランブラ段（ＶＳ
   ′４）は第１、第２シフトレジスタ段（ＳＲ′４．１、
   ＳＲ′４．２）を有し、前記第１シフトレジスタ段の出
   力側が、前記第２シフトレジスタ段の入力側と、第２ス
   クランブラ段の第１モジユロ２加算器（Ａ′２．１）の
   第１入力側とに接続されており、第４スクランブラ段（
   ＶＳ′４）の第２シフトレジスタ段（ＳＲ′４．２）の
   出力側が、第１スクランブラ段の第１モジユロ２加算器
   （Ａ′１．１）の第２入力側と接続されており、さらに
   、すべてのシフトレジスタ段のクロック入力側が相互に
   接続され且クロック信号の源（Ｔ１）と接続され、該ク
   ロック信号は４：１の比での分周に比により、スクラン
   ブルすべきデジタル信号から生ぜしめられたものである
   特許請求の範囲第１項記載のスクランブラ。 ４、２＾ｎ＾−＾１ビットのスクランブラ周期を有する
   信号の発生のためｎのクロック制御されるシフトレジス
   タ段を有する自己同期形スクランブラであつて、少なく
   とも１つのシフトレジスタ段の出力側がモジユロ−２−
   加算器の入力側と接続されているものにおいて、スクラ
   ンブルすべきデジタル信号のＰの並列ビットの各々に対
   してＰの並列の（パラレル）入力側を設け、各入力側は
   到来ビットの列に相応して、第１入力側にてＰ番目のビ
   ットが加えられ次の入力側にて後続ビットが加えられる
   ように配列されておりかつ１つのスクランブラ段と接続
   され該スクランブラは少なくとも１つのシフトレジスタ
   段と少なくとも１つのモジユロ２加算器とを有しており
   、パラレル入力側の個数Ｐはスクランブラ段中に設けら
   れているクロック制御されるシフトレジスタ段の個数ｎ
   より少なくとも１だけ小さい数であり、更にシフト方向
   において先ず２つのクロック制御されるシフトレジスタ
   段を有するｎ−Ｐのスクランブラ段が、それにつづいて
   、たんに１つのシフトレジスタ段を有する２Ｐ−ｎのス
   クランブラ段が設けられており、前記スクランブラ段は
   第１、第２モジユロ２加算器（Ａ１、Ａ２）を有し、第
   １モジユロ２加算器の出力側は第２モジユロ２加算器の
   一方の入力側と接続されており、第２モジユロ２加算器
   の第２入力側はスクランブルすべき信号に対するＰのパ
   ラレル入力側のうちの１つと接続されており、更に第２
   モジユロ２加算器の出力側からはスクランブルされた出
   力が取出可能であり、また第２モジユロ２加算器の出力
   側には第１のクロック制御されるシフトレジスタ段の入
   力側が接続されており、該第１シフトレジスタ段の出力
   側からは１クロック周期だけ遅れたスクランブルされた
   デジタル信号が取出可能であり、第１シフトレジスタ段
   の出力側には別のクロック制御されるシフトレジスタ段
   の入力側が接続されており、該別のクロック制御される
   シフトレジスタ段のクロック入力側は第１シフトレジス
   タ段のクロック入力側に並列接続されており、前記別の
   シフトレジスタ段の出力側からは２クロック周期だけ遅
   延したスクランブルされたデジタル信号が取出可能であ
   り、前記シフトレジスタ段に供給されるクロック信号の
   クロック周波数はスクランブルすべきデジタル信号のク
   ロック周波数をスクランブラ段数Ｐで割つたものに相応
   しており、第１モジユロ２加算器の一方の入力側はスク
   ランブルされたデジタル信号のｎ番目の先行ビットの現
   われるスクランブラ段の出力側と接続されており、第１
   モジユロ２加算器の他方の入力側はスクランブルされる
   デジタル信号のｍ番目の先行ビットの現われるスクラン
   ブラ段と接続されており、但しｍ＜ｎの関係が成立ちｍ
   とｎは整数であり、さらに短周期の抑圧を行なうため少
   なくとも１つのスクランブラ段にて第１と第２モジユロ
   ２加算器間に第３のモジユロ２加算器（１４、２４、３
   ４、４４、５４）を設け、該第３加算器はその一方の入
   力側が、第１モジユロ２加算器の出力側と接続され、そ
   の出力側が第２モジユロ２加算器の入力側に接続され、
   またその第２入力側が、抑圧すべき短周期の間隔をおい
   て現われる一致する各ビットに対する計数装置の出力側
   に接続され、その際計数装置は一致する各ビットのプリ
   セットされた数を超過の際１つのパルスを出すようにし
   たことを特徴とする自己同期形スクランブラ。