JPS6310622B2 - - Google Patents
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- JPS6310622B2 JPS6310622B2 JP56040536A JP4053681A JPS6310622B2 JP S6310622 B2 JPS6310622 B2 JP S6310622B2 JP 56040536 A JP56040536 A JP 56040536A JP 4053681 A JP4053681 A JP 4053681A JP S6310622 B2 JPS6310622 B2 JP S6310622B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0611—PN codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
- H04L25/03866—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using scrambling
- H04L25/03872—Parallel scrambling or descrambling
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Power Engineering (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Description
本発明は、送信側にスクランブラを、受信側に
デスクランブラを備えたPCM方式に関する。こ
のPCM方式では、送信側に、２進擬ランダム・
パルス列を発生するための帰還結合されたシフト
レジスタを有するスクランブラが設けられ、該ス
クランブラによつて、ｎ個の２進デジタル信号が
並列にスクランブルされ、続いてスクランブルさ
れたｎ個の２進デジタル信号の並列−直列変換
（多重化）が行なわれる。受信側では、直列２進
信号が直列−並列変換（多重分離）されてｎ個の
２進デジタル信号が複元され、また送信側と同じ
擬ランダム・パルス列を発生する第２のスクラン
ブラ（デスクランブラ）が設けられ、該第２のス
クランブラによつてｎ個の２進デジタル信号が並
列にデスクランブルされる。さらに送信側および
受信側の両方で２進デジタル信号のそれぞれの信
号路に１つのモジユロ２加算器が挿入接続され、
各モジユロ２加算器の第２の入力側が、対応する
スクランブラの出力側の１つと接続されている。 パルス符号変調された信号（PCM信号）を伝
送する場合、同期をとるために、伝送路上で２つ
の信号状態が頻繁に交替しなければならない。伝
送すべきデジタル信号に特別な符号化を施さなけ
れば、いわゆる「持続状態」もしくは「連続状
態」で信号が送信されるおそれがある。「連続状
態」とは、論理「０」または論理「１」が長く続
くことである。「連続状態」を避けるためにスク
ランブラが用いられる。スクランブラは「０」、
「１」の擬ランダム・パルス列を発生し、このパ
ルス列がデジタル信号に付加される。受信側では
デジタル信号のデスクランブルが必要である。従
つて２進伝送を行なう場合には、スクランブラと
同じ擬ランダム・パルス列を発生するデスクラン
ブルが使用される。伝送速度を高めるには、複数
のデジタル信号を同時に並列にスクランブルする
スクランブラが必要である。この時、スクランブ
ルされた信号は時分割多重方式で送信される。 西独特許特2634353号明細書の第３図によれば、
複数のデジタル信号を並列にスクランブルするス
クランブラが公知である。しかしこのスクランブ
ラは、シフトレジスタの各フリツプフロツプ（以
下スイツチ段とも呼ぶ）の間に複数のモジユロ２
加算器を必要とする。そのために回路費用がかな
り高くなる。さらに、複数のモジユロ２加算器を
用いるためにその走行時間が累積して大きくなる
ので、このスクランブラは高速度での伝送には適
していない。 「Siemens−Forshungs−und Entwicklungs
−gerichten」第３巻、1974年第４号、第218〜
224頁（Springer−Verlag）の第223頁に、シフ
トレジスタの帰還結合路にただ１つのモジユロ２
加算器しか必要としないスクランブラが開示され
ている。このスクランブラでは、シフトレジスタ
の各フリツプフロツプの出力側に複数のモジユロ
２加算器を接続し、その信号を多重化することで
擬ランダム・パルス列を発生する。しかし、この
回路も高速伝送には適していない。付加的なモジ
ユロ２加算器のために走行時間が大きくなるから
である。 本発明の課題は、デジタル信号の高速伝送に適
したスクランブラを有するPCM方式を提供する
ことである。 本発明によれば、この課題は次のようにして解
決される。すなわち、シフトレジスタの帰還結合
路に１つのモジユロ２加算器を設け、シフトレジ
スタの個々のフリツプフロツプのうちの複数の出
力信号によつて、ｎ個の２進デジタル信号を並列
にスクランブルするための擬ランダム・パルス列
を供給する、のである。 本発明の基本的認識は、個々の２進デジタル信
号を１つの擬ランダム・パルス列でスクランブル
すれば十分だということである。多重化して伝送
される信号が近似的に擬ランダム・パルス列の形
をしていれば、それで十分なのである。この回路
の利点は、回路費用と走行時間が最小になること
である。 スクランブルのために異なつたスイツチング段
の出力を用いることにより、いろいろなスクラン
ブル列を発生することができる。同様にして擬ラ
ンダム・パルス列に現われる特定のビツト組合せ
を回避することができる。 スクランブラにシフト・レジスタを設け、個々
のスイツチング段のセツトおよびリセツト入力
を、スクランブラによりそのリセツト後に発生さ
れる擬ランダム・パルス列が多重化後に予め定め
られた同期パルス列を発生しかつ同期パルス列の
送出中ｎ個の２進デイジタル信号の送出が阻止さ
れるように制御するのが有利である。 このようにすれば、スクランブラを同時に同期
パルス列の発生のために使用できるという利点が
得られる。この同期パルス列はPCM方式におい
て、多くの場合フレーム識別ワードと称されるも
のであつて、各識別フレームの初めに送出される
ものである。受信側ではこのフレーム識別ワード
はデスクランブラの同期のために用いられる。 別の実施態様によれば、少くとも１つの切換装
置が設けられ、この装置は予め定められた同期パ
ルス列を発生するために、送出の場合の２進デイ
ジタル信号と同じ擬ランダム・パルス列を有する
連続状態を時間的に変化した形態で互いにインタ
ーリーブして利用する。 上記の実施態様においては、２進デイジタル信
号の送出の場合と同期ワードの送出の場合に異な
つた直列のスクランブル列が発生される。これは
スクランブラの別のスイツチング段の出力をスク
ランブルするため、即ち時間的に異なつて変位さ
れた擬ランダム・パルス列を発生するのに使用す
るか、またはスクランブルされた連続もしくは持
続する状態を、同期パルス列を発生するために別
の仕方で互いにインターリーブすることにより達
成される。いずれの場合にも、同じ擬ランダム・
パルス列が時間的に異なつてインターリーブされ
ることになる。また自明なように反転された擬ラ
ンダム・パルス列の使用も可能である。 本発明の他の有利な発展形態は特許請求の範囲
第２項以下に記述されている。 次に実施例を参照して詳細に説明する。 第１図はPCM方式を示す。このPCM方式の送
信部SEには入力端Ｅ１ないしＥ４を介して並列
２進デイジタル信号が供給される。これら入力端
はそれぞれモジユロ−２加算器MO１ないしMO
４の入力端にそれぞれ接続されている。各モジユ
ロ−２加算器の第２の入力端EM１，EM２，
EM３，EM４はスクランブラSCに接続されてい
る。モジユロ−２加算器MO１ないしMO４の出
力端はマルチブレクサMUXの入力端Ｄ０ないし
Ｄ３に接続されており、該マルチプレクサMUX
の出力端Ａは直列２進信号SBを発生する。デイ
ジタル信号チヤンネルＫを介して、この信号は
PCM受信部EMの入力端Ｅに達する。この入力
端Ｅはデマルチプレクサ（多重分離器）DMUX
に結合されている。該デマルチプレクサの出力端
Ｏ０ないしＯ３はそれぞれモジユロ−２加算器
MO１１ないしMO１４の第１の入力端に接続さ
れている。各モジユロ−２加算器Ｍ１１ないしＭ
１４の第２の入力端はデスクランブラ
（descrambeler）DSCに接続されている。モジユ
ロ−２加算器MO１１ないしMO１４の出力端は
接続点Ａ１ないしＡ４に結合されている。PCM
受信部の入力端Ｅはフレーム同期装置RSYに接
続されており、該フレーム同期装置はデスクラン
ブラDSCを所望の出力位置に設定する。 PCM送信部の入力端Ｅ１ないしＥ４には２進
デイジタル信号BS１ないしBS４が印加される。
これら２進デイジタル信号はそれぞれのモジユロ
−２加算器MO１ないしMO４に達する。スクラ
ンブラSCはその出力端に２進信号の擬ランダ
ム・パルス列を発生し、これら擬ランダム２進パ
ルス信号列はモジユロ−２加算器MO１ないし
MO４の入力端EM１ないしEM４に供給され、
これら擬ランダム・パルス列で２進デイジタル信
号BS１ないしBS４はスクランブルされて、マル
チプレクサMUXの入力端Ｄ０ないしＤ３に達す
る。ここで、これら信号は時間的に相互にインタ
ーリーブされて、直列の２進信号SBとして該マ
ルチプレクサの出力端Ａから送出される。デイジ
タル信号チヤンネルＫ（変・復調装置はこの場合
自明なものであると前提している）を介して、上
記信号SBはPCM受信部EMの入力端Ｅに達する。
デマルチプレクサDMUXで直列の２進信号から
再び４つのデイジタル信号DS１ないしDS４が得
られ、これら信号はデマルチプレクサDMUXの
出力端Ｏ０ないしＯ３から出力される。デマルチ
プレクサDMUXはメモリ要素としてスイツチン
グ段を有しており、デイジタル信号DS１ないし
DS４は並列に送出される。元の２進信号BS１な
いしBS４に復旧するためには、デイジタル信号
DS１ないしDS４をデスクランブルする必要があ
る。これはモジユロ−２加算器MO１１ないし
MO１４で行なわれる。デスクランブラDSCはこ
の目的で送信側のスクランブラSCの場合と同じ
擬ランダム・パルス列を発生する。モジユロ−２
加算器MO１１ないしMO１４の入力EM１１な
いしEM１４はスクランブラのモジユロ−２加算
器の入力EM１ないしEM４に対応する。該モジ
ユロ−２加算器MO１１ないしMO１４の出力端
Ａ１ないしＡ４には従つて元の２進デイジタル信
号BS１ないしBS４が現われる。フレーム同期装
置RSYは、周期的にかつ反復的に特定のフレー
ム識別ワードを認識した時にデスクランブラを所
望の出発位置にセツトする。 第２図には本発明によるスクランブラのための
擬ランダム・パルス列発生器の原理図が示されて
いる。この擬ランダム・パルス列発生器は７つの
スイツチング段Ｋ１ないしＫ７を有するシフトレ
ジスタから構成されている。第１のスイツチング
段Ｋ１の出力端ａおよび第７番目のスイツチング
段Ｋ７の出力端ｇはそれぞれモジユロ−２加算器
MOの１つの入力端に接続されており、該モジユ
ロ−２加算器の出力端は第１のスイツチング段Ｋ
１のＤ入力端に結合されている。全てのスイツチ
ング段Ｋ１ないしＫ７は共通のクロツク入力端Ｔ
を介して制御され、そして共通のリセツト入力端
Ｒを介して所定の初期位置（本例では論理「１」）
に設定可能である。スイツチング段Ｋ１，Ｋ３，
Ｋ５およびＫ７から出力ａ，ｃ，ｅ，ｇが取り出
される。擬ランダム発生器は周知の仕方で各スイ
ツチング段の出力端に論理「０」および論理
「１」の擬ランダム・パルス列を発生する。デイ
ジタル信号を並列にスクランブルするために、複
数のスイツチング段出力（本例では４つの異なつ
たスイツチング段出力）が用いられている。出力
ａ，ｃ，ｅおよびｇは第１図に示した第１ないし
第４のモジユロ−２加算器MO１ないしMO４の
第２の入力端EM１ないしEM４に接続されてい
る。２進デイジタル信号BS１ないしBS４は従つ
て時間的に遅延されて、同じ擬ランダム・パルス
列でスクランブルされることになる。しかしなが
らデイジタル信号としてモジユロ−２加算器MO
１ないしMO４に連続もしくは持続した状態が印
加されると、マルチプレクサMUXの出力端には
純擬ランダム列は発生せず、近似的にランダムな
特性を有する直列２進列が発生する。特定の
「０、１」のパルス列は現われない。この事実は、
第３図に示す実施例において特定の同期パルス列
を発生するために利用される。 第３図にはPCM送信部の実施例が示されてい
る。４つの入力端Ｅ１ないしＥ４には４つの２進
デイジタル信号BS１ないしBS４が印加される。
入力端Ｅ１ないしＥ４はそれぞれアンド・ゲート
Ｕ１ないしＵ４の１つの入力端に結合されてい
る。各アンド・ゲートの第２の入力端はインバー
タＩを介して同期入力端Ｓに結合されている。ア
ンド・ゲートＵ１ないしＵ４の出力端はモジユロ
−２加算器MO１ないしMO４の１つの入力端に
それぞれ接続されている。モジユロ−２加算器
MO１ないしMO４の第２の入力端はスクランブ
ラSC１の出力端に接続されている。このスクラ
ンブラSC１は第１図と関連して述べたスクラン
ブラSCに大体において対応するものである。単
に、スイツチング段Ｋ１ないしＫ７のセツトおよ
びリセツト入力端が部分的に共通のリセツト入力
端Ｒに接続されている点が異なるだけである。リ
セツト入力端に印加されるパルスによつて、パル
ス列0010011が初期値としてスイツチング段Ｋ１
ないしＫ７にロードされる。第７番目のスイツチ
ング段Ｋ７の出力端ｇはモジユロ−２加算器MO
１ないしMO３の第２の入力端にそれぞれ接続さ
れており、第３のスイツチング段Ｋ３の出力端ｃ
は第２および第４のモジユロ−２加算器MO２お
よびMO４の１つの入力端にそれぞれ接続されて
いる。モジユロ−２加算器MO１ないしMO４の
出力端はそれぞれマルチプレクサMUXの入力端
Ｄ０ないしＤ３に接続されており、該マルチプレ
クサMUXの出力端Ａには直列２進信号SBが現
われる。マルチプレクサMUXのアドレス入力端
AMおよびBMには２つの1/4−分割器として接
続された分割スイツチング段KA１およびKA２
が接続されている。第１の分割スイツチング段
KA１の出力端Ｑ１は本例の場合アドレス入力端
AMに接続されると共に第２の分割スイツチング
段KA２のクロツク入力端に接続されている。第
２の分割スイツチング段KA２の出力端Ｑ２はマ
ルチプレクサのアドレス入力端BMに接続される
と共に、スクランブラSC１のクロツク入力端Ｔ
に接続されている。第１の分割スイツチング段
KA１のクロツク入力端は接続点STに引き出さ
れている。 PCM送信部の機能は原理的には第１図と関連
して述べた送信部SEの機能と同じである。分割
スイツチング段KA１のクロツク入力端には直列
２進信号SBの伝送周波数でクロツク信号が印加
される。スイツチング段KA１およびKA２の出
力端は順次状態「00」、「10」「01」、「11」をとり、
それによりマルチプレクサMUXの入力端Ｄ０な
いしＤ３に印加される信号は直列のシーケンスで
出力端Ａに通される。次いで分割スイツチング段
KA２の出力端Ｑ２は論理「１」から再び論理
「０」になる。この結果スクランブラSC１に対す
るクロツク入力パルスが有効となり、スクランブ
ラは次の状態に切り換えられる。入力端Ｅ１ない
しＥ４には２進デイジタル信号BS１ないしBS４
の次のビツトが印加され、これらビツトは、スク
ランブラの新しい状態に対応しマルチプレクサ
MUXを介して送出される。この過程は、２進デ
イジタル信号が送出される間繰り返えされる。 受信側のデスクランブラを同期するために、各
デイジタル信号フレームの開始時点で謂ゆるフレ
ーム識別ワードを送出するのが慣例である。この
フレーム識別ワードは特定の「０、１」列から構
成されている。フレーム識別ワードとしては
CCITTにより同期パルス列「11111010 0000」が
勧告されている（Rec.G.751、巻−２参照）。
なお、この同期パルス列は本発明の全べての実施
例においても発生される。２進デイジタル信号
BS１ないしBS４は、フレーム識別ワードの送出
期間中入力端Ｓに印加され論理「１」を表わす同
期パルス信号を介して阻止される。モジユロ−２
加算器MO１ないしMO４の各入力端にはしたが
つて論理「０」が印加される。マルチプレクサの
出力端に予め定められた同期パルス列を得るため
には、モジユロ−２加算器MO１ないしMO４の
４つの第２の入力EM１ないしEM４は次のよう
なビツトの組合せを有しなければならない。
デスクランブラを備えたPCM方式に関する。こ
のPCM方式では、送信側に、２進擬ランダム・
パルス列を発生するための帰還結合されたシフト
レジスタを有するスクランブラが設けられ、該ス
クランブラによつて、ｎ個の２進デジタル信号が
並列にスクランブルされ、続いてスクランブルさ
れたｎ個の２進デジタル信号の並列−直列変換
（多重化）が行なわれる。受信側では、直列２進
信号が直列−並列変換（多重分離）されてｎ個の
２進デジタル信号が複元され、また送信側と同じ
擬ランダム・パルス列を発生する第２のスクラン
ブラ（デスクランブラ）が設けられ、該第２のス
クランブラによつてｎ個の２進デジタル信号が並
列にデスクランブルされる。さらに送信側および
受信側の両方で２進デジタル信号のそれぞれの信
号路に１つのモジユロ２加算器が挿入接続され、
各モジユロ２加算器の第２の入力側が、対応する
スクランブラの出力側の１つと接続されている。 パルス符号変調された信号（PCM信号）を伝
送する場合、同期をとるために、伝送路上で２つ
の信号状態が頻繁に交替しなければならない。伝
送すべきデジタル信号に特別な符号化を施さなけ
れば、いわゆる「持続状態」もしくは「連続状
態」で信号が送信されるおそれがある。「連続状
態」とは、論理「０」または論理「１」が長く続
くことである。「連続状態」を避けるためにスク
ランブラが用いられる。スクランブラは「０」、
「１」の擬ランダム・パルス列を発生し、このパ
ルス列がデジタル信号に付加される。受信側では
デジタル信号のデスクランブルが必要である。従
つて２進伝送を行なう場合には、スクランブラと
同じ擬ランダム・パルス列を発生するデスクラン
ブルが使用される。伝送速度を高めるには、複数
のデジタル信号を同時に並列にスクランブルする
スクランブラが必要である。この時、スクランブ
ルされた信号は時分割多重方式で送信される。 西独特許特2634353号明細書の第３図によれば、
複数のデジタル信号を並列にスクランブルするス
クランブラが公知である。しかしこのスクランブ
ラは、シフトレジスタの各フリツプフロツプ（以
下スイツチ段とも呼ぶ）の間に複数のモジユロ２
加算器を必要とする。そのために回路費用がかな
り高くなる。さらに、複数のモジユロ２加算器を
用いるためにその走行時間が累積して大きくなる
ので、このスクランブラは高速度での伝送には適
していない。 「Siemens−Forshungs−und Entwicklungs
−gerichten」第３巻、1974年第４号、第218〜
224頁（Springer−Verlag）の第223頁に、シフ
トレジスタの帰還結合路にただ１つのモジユロ２
加算器しか必要としないスクランブラが開示され
ている。このスクランブラでは、シフトレジスタ
の各フリツプフロツプの出力側に複数のモジユロ
２加算器を接続し、その信号を多重化することで
擬ランダム・パルス列を発生する。しかし、この
回路も高速伝送には適していない。付加的なモジ
ユロ２加算器のために走行時間が大きくなるから
である。 本発明の課題は、デジタル信号の高速伝送に適
したスクランブラを有するPCM方式を提供する
ことである。 本発明によれば、この課題は次のようにして解
決される。すなわち、シフトレジスタの帰還結合
路に１つのモジユロ２加算器を設け、シフトレジ
スタの個々のフリツプフロツプのうちの複数の出
力信号によつて、ｎ個の２進デジタル信号を並列
にスクランブルするための擬ランダム・パルス列
を供給する、のである。 本発明の基本的認識は、個々の２進デジタル信
号を１つの擬ランダム・パルス列でスクランブル
すれば十分だということである。多重化して伝送
される信号が近似的に擬ランダム・パルス列の形
をしていれば、それで十分なのである。この回路
の利点は、回路費用と走行時間が最小になること
である。 スクランブルのために異なつたスイツチング段
の出力を用いることにより、いろいろなスクラン
ブル列を発生することができる。同様にして擬ラ
ンダム・パルス列に現われる特定のビツト組合せ
を回避することができる。 スクランブラにシフト・レジスタを設け、個々
のスイツチング段のセツトおよびリセツト入力
を、スクランブラによりそのリセツト後に発生さ
れる擬ランダム・パルス列が多重化後に予め定め
られた同期パルス列を発生しかつ同期パルス列の
送出中ｎ個の２進デイジタル信号の送出が阻止さ
れるように制御するのが有利である。 このようにすれば、スクランブラを同時に同期
パルス列の発生のために使用できるという利点が
得られる。この同期パルス列はPCM方式におい
て、多くの場合フレーム識別ワードと称されるも
のであつて、各識別フレームの初めに送出される
ものである。受信側ではこのフレーム識別ワード
はデスクランブラの同期のために用いられる。 別の実施態様によれば、少くとも１つの切換装
置が設けられ、この装置は予め定められた同期パ
ルス列を発生するために、送出の場合の２進デイ
ジタル信号と同じ擬ランダム・パルス列を有する
連続状態を時間的に変化した形態で互いにインタ
ーリーブして利用する。 上記の実施態様においては、２進デイジタル信
号の送出の場合と同期ワードの送出の場合に異な
つた直列のスクランブル列が発生される。これは
スクランブラの別のスイツチング段の出力をスク
ランブルするため、即ち時間的に異なつて変位さ
れた擬ランダム・パルス列を発生するのに使用す
るか、またはスクランブルされた連続もしくは持
続する状態を、同期パルス列を発生するために別
の仕方で互いにインターリーブすることにより達
成される。いずれの場合にも、同じ擬ランダム・
パルス列が時間的に異なつてインターリーブされ
ることになる。また自明なように反転された擬ラ
ンダム・パルス列の使用も可能である。 本発明の他の有利な発展形態は特許請求の範囲
第２項以下に記述されている。 次に実施例を参照して詳細に説明する。 第１図はPCM方式を示す。このPCM方式の送
信部SEには入力端Ｅ１ないしＥ４を介して並列
２進デイジタル信号が供給される。これら入力端
はそれぞれモジユロ−２加算器MO１ないしMO
４の入力端にそれぞれ接続されている。各モジユ
ロ−２加算器の第２の入力端EM１，EM２，
EM３，EM４はスクランブラSCに接続されてい
る。モジユロ−２加算器MO１ないしMO４の出
力端はマルチブレクサMUXの入力端Ｄ０ないし
Ｄ３に接続されており、該マルチプレクサMUX
の出力端Ａは直列２進信号SBを発生する。デイ
ジタル信号チヤンネルＫを介して、この信号は
PCM受信部EMの入力端Ｅに達する。この入力
端Ｅはデマルチプレクサ（多重分離器）DMUX
に結合されている。該デマルチプレクサの出力端
Ｏ０ないしＯ３はそれぞれモジユロ−２加算器
MO１１ないしMO１４の第１の入力端に接続さ
れている。各モジユロ−２加算器Ｍ１１ないしＭ
１４の第２の入力端はデスクランブラ
（descrambeler）DSCに接続されている。モジユ
ロ−２加算器MO１１ないしMO１４の出力端は
接続点Ａ１ないしＡ４に結合されている。PCM
受信部の入力端Ｅはフレーム同期装置RSYに接
続されており、該フレーム同期装置はデスクラン
ブラDSCを所望の出力位置に設定する。 PCM送信部の入力端Ｅ１ないしＥ４には２進
デイジタル信号BS１ないしBS４が印加される。
これら２進デイジタル信号はそれぞれのモジユロ
−２加算器MO１ないしMO４に達する。スクラ
ンブラSCはその出力端に２進信号の擬ランダ
ム・パルス列を発生し、これら擬ランダム２進パ
ルス信号列はモジユロ−２加算器MO１ないし
MO４の入力端EM１ないしEM４に供給され、
これら擬ランダム・パルス列で２進デイジタル信
号BS１ないしBS４はスクランブルされて、マル
チプレクサMUXの入力端Ｄ０ないしＤ３に達す
る。ここで、これら信号は時間的に相互にインタ
ーリーブされて、直列の２進信号SBとして該マ
ルチプレクサの出力端Ａから送出される。デイジ
タル信号チヤンネルＫ（変・復調装置はこの場合
自明なものであると前提している）を介して、上
記信号SBはPCM受信部EMの入力端Ｅに達する。
デマルチプレクサDMUXで直列の２進信号から
再び４つのデイジタル信号DS１ないしDS４が得
られ、これら信号はデマルチプレクサDMUXの
出力端Ｏ０ないしＯ３から出力される。デマルチ
プレクサDMUXはメモリ要素としてスイツチン
グ段を有しており、デイジタル信号DS１ないし
DS４は並列に送出される。元の２進信号BS１な
いしBS４に復旧するためには、デイジタル信号
DS１ないしDS４をデスクランブルする必要があ
る。これはモジユロ−２加算器MO１１ないし
MO１４で行なわれる。デスクランブラDSCはこ
の目的で送信側のスクランブラSCの場合と同じ
擬ランダム・パルス列を発生する。モジユロ−２
加算器MO１１ないしMO１４の入力EM１１な
いしEM１４はスクランブラのモジユロ−２加算
器の入力EM１ないしEM４に対応する。該モジ
ユロ−２加算器MO１１ないしMO１４の出力端
Ａ１ないしＡ４には従つて元の２進デイジタル信
号BS１ないしBS４が現われる。フレーム同期装
置RSYは、周期的にかつ反復的に特定のフレー
ム識別ワードを認識した時にデスクランブラを所
望の出発位置にセツトする。 第２図には本発明によるスクランブラのための
擬ランダム・パルス列発生器の原理図が示されて
いる。この擬ランダム・パルス列発生器は７つの
スイツチング段Ｋ１ないしＫ７を有するシフトレ
ジスタから構成されている。第１のスイツチング
段Ｋ１の出力端ａおよび第７番目のスイツチング
段Ｋ７の出力端ｇはそれぞれモジユロ−２加算器
MOの１つの入力端に接続されており、該モジユ
ロ−２加算器の出力端は第１のスイツチング段Ｋ
１のＤ入力端に結合されている。全てのスイツチ
ング段Ｋ１ないしＫ７は共通のクロツク入力端Ｔ
を介して制御され、そして共通のリセツト入力端
Ｒを介して所定の初期位置（本例では論理「１」）
に設定可能である。スイツチング段Ｋ１，Ｋ３，
Ｋ５およびＫ７から出力ａ，ｃ，ｅ，ｇが取り出
される。擬ランダム発生器は周知の仕方で各スイ
ツチング段の出力端に論理「０」および論理
「１」の擬ランダム・パルス列を発生する。デイ
ジタル信号を並列にスクランブルするために、複
数のスイツチング段出力（本例では４つの異なつ
たスイツチング段出力）が用いられている。出力
ａ，ｃ，ｅおよびｇは第１図に示した第１ないし
第４のモジユロ−２加算器MO１ないしMO４の
第２の入力端EM１ないしEM４に接続されてい
る。２進デイジタル信号BS１ないしBS４は従つ
て時間的に遅延されて、同じ擬ランダム・パルス
列でスクランブルされることになる。しかしなが
らデイジタル信号としてモジユロ−２加算器MO
１ないしMO４に連続もしくは持続した状態が印
加されると、マルチプレクサMUXの出力端には
純擬ランダム列は発生せず、近似的にランダムな
特性を有する直列２進列が発生する。特定の
「０、１」のパルス列は現われない。この事実は、
第３図に示す実施例において特定の同期パルス列
を発生するために利用される。 第３図にはPCM送信部の実施例が示されてい
る。４つの入力端Ｅ１ないしＥ４には４つの２進
デイジタル信号BS１ないしBS４が印加される。
入力端Ｅ１ないしＥ４はそれぞれアンド・ゲート
Ｕ１ないしＵ４の１つの入力端に結合されてい
る。各アンド・ゲートの第２の入力端はインバー
タＩを介して同期入力端Ｓに結合されている。ア
ンド・ゲートＵ１ないしＵ４の出力端はモジユロ
−２加算器MO１ないしMO４の１つの入力端に
それぞれ接続されている。モジユロ−２加算器
MO１ないしMO４の第２の入力端はスクランブ
ラSC１の出力端に接続されている。このスクラ
ンブラSC１は第１図と関連して述べたスクラン
ブラSCに大体において対応するものである。単
に、スイツチング段Ｋ１ないしＫ７のセツトおよ
びリセツト入力端が部分的に共通のリセツト入力
端Ｒに接続されている点が異なるだけである。リ
セツト入力端に印加されるパルスによつて、パル
ス列0010011が初期値としてスイツチング段Ｋ１
ないしＫ７にロードされる。第７番目のスイツチ
ング段Ｋ７の出力端ｇはモジユロ−２加算器MO
１ないしMO３の第２の入力端にそれぞれ接続さ
れており、第３のスイツチング段Ｋ３の出力端ｃ
は第２および第４のモジユロ−２加算器MO２お
よびMO４の１つの入力端にそれぞれ接続されて
いる。モジユロ−２加算器MO１ないしMO４の
出力端はそれぞれマルチプレクサMUXの入力端
Ｄ０ないしＤ３に接続されており、該マルチプレ
クサMUXの出力端Ａには直列２進信号SBが現
われる。マルチプレクサMUXのアドレス入力端
AMおよびBMには２つの1/4−分割器として接
続された分割スイツチング段KA１およびKA２
が接続されている。第１の分割スイツチング段
KA１の出力端Ｑ１は本例の場合アドレス入力端
AMに接続されると共に第２の分割スイツチング
段KA２のクロツク入力端に接続されている。第
２の分割スイツチング段KA２の出力端Ｑ２はマ
ルチプレクサのアドレス入力端BMに接続される
と共に、スクランブラSC１のクロツク入力端Ｔ
に接続されている。第１の分割スイツチング段
KA１のクロツク入力端は接続点STに引き出さ
れている。 PCM送信部の機能は原理的には第１図と関連
して述べた送信部SEの機能と同じである。分割
スイツチング段KA１のクロツク入力端には直列
２進信号SBの伝送周波数でクロツク信号が印加
される。スイツチング段KA１およびKA２の出
力端は順次状態「00」、「10」「01」、「11」をとり、
それによりマルチプレクサMUXの入力端Ｄ０な
いしＤ３に印加される信号は直列のシーケンスで
出力端Ａに通される。次いで分割スイツチング段
KA２の出力端Ｑ２は論理「１」から再び論理
「０」になる。この結果スクランブラSC１に対す
るクロツク入力パルスが有効となり、スクランブ
ラは次の状態に切り換えられる。入力端Ｅ１ない
しＥ４には２進デイジタル信号BS１ないしBS４
の次のビツトが印加され、これらビツトは、スク
ランブラの新しい状態に対応しマルチプレクサ
MUXを介して送出される。この過程は、２進デ
イジタル信号が送出される間繰り返えされる。 受信側のデスクランブラを同期するために、各
デイジタル信号フレームの開始時点で謂ゆるフレ
ーム識別ワードを送出するのが慣例である。この
フレーム識別ワードは特定の「０、１」列から構
成されている。フレーム識別ワードとしては
CCITTにより同期パルス列「11111010 0000」が
勧告されている（Rec.G.751、巻−２参照）。
なお、この同期パルス列は本発明の全べての実施
例においても発生される。２進デイジタル信号
BS１ないしBS４は、フレーム識別ワードの送出
期間中入力端Ｓに印加され論理「１」を表わす同
期パルス信号を介して阻止される。モジユロ−２
加算器MO１ないしMO４の各入力端にはしたが
つて論理「０」が印加される。マルチプレクサの
出力端に予め定められた同期パルス列を得るため
には、モジユロ−２加算器MO１ないしMO４の
４つの第２の入力EM１ないしEM４は次のよう
なビツトの組合せを有しなければならない。
【表】
このことは次のようにして達成される。即ちフ
レーム識別ワードの送出開始時点に、スクランブ
ラSC１を短かいリセツト・パルス（時点t0）に
よりそのリセツト入力端Ｒを介して図示の出発状
態「0010011」にセツトするのである。 しかしながら、２進デイジタル信号として論理
「０」の長い状態が入力端Ｅ１ないしＥ４に入力
し得るとすると、フレーム識別ワードはスクラン
ブラSC１の全周期後に送出されることになる。
これを回避するために、第４図に示した別の実施
例においては特殊な回路手段が採用されている。 第４図に示した実施例は第３図に示した実施と
ほとんど同じであるが、第２のモジユロ−２加算
器MO２の第２の入力端EM２がスクランブラSC
２の第３のスイツチング段Ｋ３の出力端ｃに接続
されている。２進デイジタル信号の送出に際して
は（本例の場合PCM送信部の同期入力端Ｓには
論理「０」が印加される）、第１の切換スイツチ
Ｓ１を介して第３のモジユロ−２加算器MO３の
第２の入力端EM３は第５のスイツチング段Ｋ５
の出力端ｅに接続され、そして第４のモジユロ−
２加算器MO４の第２の入力端EM４は第２の電
子切換スイツチＳ２を介して第１のスイツチング
段Ｋ１の出力端ａに接続される。他方フレーム識
別ワードの送出に際して（この場合には同期入力
端Ｓには論理「１」が印加される）、第３のモジ
ユロ−２加算器MO３の第２の入力端EM３が第
７番目のスイツチング段Ｋ７の出力端ｇに接続さ
れ、そして第４のモジユロ−２加算器MO４の第
２の入力端EM４は第３のスイツチング段Ｋ３の
出力端ｃに接続される。電子的切換スイツチとし
てはアンドーオア・ゲートが用いられ、その場
合、各電子切換スイツチのアンド・ゲートは導通
にされ、他方、第２のアンド・ゲートはインバー
タＩを介して阻止される。電子的切換スイツチは
同期入力端Ｓに印加される同期パルス信号によつ
て制御される。フレーム識別ワードの送出に際し
ては２つの実施例は同じ機能を有する。しかしな
がら、２進デイジタル信号の送出に際して異なつ
たスクランブルを採用することにより、入力端Ｅ
１ないしＥ４に任意の連続もしくは接続状態が現
われても上述のフレーム識別ワードと誤認される
危険はない。しかしながら、電子的スイツチＳ１
およびＳ２の動作時間が問題となることが判つ
た。 第５図には、このような欠点を回避した別の実
施例が示されている。この実施例は、その構成に
おいて第３図に示した実施例とほぼ同じである。 しかしながら、分割スイツチング段KA２の出
力端Ｑ２は、追加のアンド・ゲートＳ３を介して
マルチプレクサMUXのアドレス入力端BMに接
続されている。追加のアンド・ゲートＳ３の第２
の入力端はインバータＩの出力端に接続されてい
る。アンド・ゲートＵ３およびＵ４は省略されて
いる。第１のモジユロ−２加算器MO１の第２の
入力端EM１はスクランブラSC３の第２のスイツ
チング段Ｋ２の出力端ｂに接続されており、第２
のモジユロ−２加算器MO２の第２の入力端EM
２は第１のスイツチング段Ｋ１の出力端ａに接続
されており、第３のモジユロ−２加算器MO３の
第２の入力端EM３は第７番目のスイツチング段
Ｋ７の出力端ｇに接続されており、そして第４の
モジユロ−２加算器MO４の第２の入力端EM４
は第５のスイツチング段Ｋ５の出力端ｅに接続さ
れている。またスクランブラSC３の帰還回路も
変更されており、第６および第７番目のスイツチ
ング段Ｋ６およびＫ７の出力端ｆおよびｇはモジ
ユロ−２加算器MOの入力側に接続されており、
該モジユロ−２加算器MOの出力端は第１のスイ
ツチング段Ｋ１のＤ−入力端に接続されている。 デイジタル信号の送出は、既に述べた仕方で行
なわれる。フレーム識別ワードが送出される場合
には、入力端Ｓに印加される同期パルス列信号に
より２進デイジタル信号BS１およびBS２は阻止
される。同時にマルチプレクサMUXの上位のア
ドレス入力端BMには追加のアンド・ゲートＳ３
を介して論理「０」が印加される。この結果入力
端Ｄ０および入力端Ｄ１に印加される信号だけが
マルチプレクサMUXの出力端Ａに発生される。
スイツチング段Ｋ１ないしＫ７の出力端ａないし
ｇは同期パルス列信号の開始時にリセツト入力端
Ｒに印加される短かいパルスによつて論理「１」
にセツトされる。最初に、スイツチング段Ｋ１お
よびＫ２だけがフレーム識別ワードの発生に関与
しているので、４つの論理「１」が発生される。
第１のスイツチング段Ｋ１のＤ−入力端を介して
先ず「０」が供給される。その結果マルチプレク
サMUXの出力端Ａには直列２進信号として再び
フレーム識別ワードが現われる。この実施例にお
いては、シフトレジスタSRとして共通のセツト
またはリセツト入力端を有する集積素子を使用す
ることができる。スクランブラSC３の出力は、
入力端Ｅ１ないしＥ４に任意の連続もしくは持続
した状態が存在する場合にもフレーム識別ワード
が回避されるように選ばれる。 受信側のデスクランブラは、常に送信側のデス
クランブラと類似に構成される。
レーム識別ワードの送出開始時点に、スクランブ
ラSC１を短かいリセツト・パルス（時点t0）に
よりそのリセツト入力端Ｒを介して図示の出発状
態「0010011」にセツトするのである。 しかしながら、２進デイジタル信号として論理
「０」の長い状態が入力端Ｅ１ないしＥ４に入力
し得るとすると、フレーム識別ワードはスクラン
ブラSC１の全周期後に送出されることになる。
これを回避するために、第４図に示した別の実施
例においては特殊な回路手段が採用されている。 第４図に示した実施例は第３図に示した実施と
ほとんど同じであるが、第２のモジユロ−２加算
器MO２の第２の入力端EM２がスクランブラSC
２の第３のスイツチング段Ｋ３の出力端ｃに接続
されている。２進デイジタル信号の送出に際して
は（本例の場合PCM送信部の同期入力端Ｓには
論理「０」が印加される）、第１の切換スイツチ
Ｓ１を介して第３のモジユロ−２加算器MO３の
第２の入力端EM３は第５のスイツチング段Ｋ５
の出力端ｅに接続され、そして第４のモジユロ−
２加算器MO４の第２の入力端EM４は第２の電
子切換スイツチＳ２を介して第１のスイツチング
段Ｋ１の出力端ａに接続される。他方フレーム識
別ワードの送出に際して（この場合には同期入力
端Ｓには論理「１」が印加される）、第３のモジ
ユロ−２加算器MO３の第２の入力端EM３が第
７番目のスイツチング段Ｋ７の出力端ｇに接続さ
れ、そして第４のモジユロ−２加算器MO４の第
２の入力端EM４は第３のスイツチング段Ｋ３の
出力端ｃに接続される。電子的切換スイツチとし
てはアンドーオア・ゲートが用いられ、その場
合、各電子切換スイツチのアンド・ゲートは導通
にされ、他方、第２のアンド・ゲートはインバー
タＩを介して阻止される。電子的切換スイツチは
同期入力端Ｓに印加される同期パルス信号によつ
て制御される。フレーム識別ワードの送出に際し
ては２つの実施例は同じ機能を有する。しかしな
がら、２進デイジタル信号の送出に際して異なつ
たスクランブルを採用することにより、入力端Ｅ
１ないしＥ４に任意の連続もしくは接続状態が現
われても上述のフレーム識別ワードと誤認される
危険はない。しかしながら、電子的スイツチＳ１
およびＳ２の動作時間が問題となることが判つ
た。 第５図には、このような欠点を回避した別の実
施例が示されている。この実施例は、その構成に
おいて第３図に示した実施例とほぼ同じである。 しかしながら、分割スイツチング段KA２の出
力端Ｑ２は、追加のアンド・ゲートＳ３を介して
マルチプレクサMUXのアドレス入力端BMに接
続されている。追加のアンド・ゲートＳ３の第２
の入力端はインバータＩの出力端に接続されてい
る。アンド・ゲートＵ３およびＵ４は省略されて
いる。第１のモジユロ−２加算器MO１の第２の
入力端EM１はスクランブラSC３の第２のスイツ
チング段Ｋ２の出力端ｂに接続されており、第２
のモジユロ−２加算器MO２の第２の入力端EM
２は第１のスイツチング段Ｋ１の出力端ａに接続
されており、第３のモジユロ−２加算器MO３の
第２の入力端EM３は第７番目のスイツチング段
Ｋ７の出力端ｇに接続されており、そして第４の
モジユロ−２加算器MO４の第２の入力端EM４
は第５のスイツチング段Ｋ５の出力端ｅに接続さ
れている。またスクランブラSC３の帰還回路も
変更されており、第６および第７番目のスイツチ
ング段Ｋ６およびＫ７の出力端ｆおよびｇはモジ
ユロ−２加算器MOの入力側に接続されており、
該モジユロ−２加算器MOの出力端は第１のスイ
ツチング段Ｋ１のＤ−入力端に接続されている。 デイジタル信号の送出は、既に述べた仕方で行
なわれる。フレーム識別ワードが送出される場合
には、入力端Ｓに印加される同期パルス列信号に
より２進デイジタル信号BS１およびBS２は阻止
される。同時にマルチプレクサMUXの上位のア
ドレス入力端BMには追加のアンド・ゲートＳ３
を介して論理「０」が印加される。この結果入力
端Ｄ０および入力端Ｄ１に印加される信号だけが
マルチプレクサMUXの出力端Ａに発生される。
スイツチング段Ｋ１ないしＫ７の出力端ａないし
ｇは同期パルス列信号の開始時にリセツト入力端
Ｒに印加される短かいパルスによつて論理「１」
にセツトされる。最初に、スイツチング段Ｋ１お
よびＫ２だけがフレーム識別ワードの発生に関与
しているので、４つの論理「１」が発生される。
第１のスイツチング段Ｋ１のＤ−入力端を介して
先ず「０」が供給される。その結果マルチプレク
サMUXの出力端Ａには直列２進信号として再び
フレーム識別ワードが現われる。この実施例にお
いては、シフトレジスタSRとして共通のセツト
またはリセツト入力端を有する集積素子を使用す
ることができる。スクランブラSC３の出力は、
入力端Ｅ１ないしＥ４に任意の連続もしくは持続
した状態が存在する場合にもフレーム識別ワード
が回避されるように選ばれる。 受信側のデスクランブラは、常に送信側のデス
クランブラと類似に構成される。
第１図はPCM方式の原理図、第２図は擬ラン
ダム・パルス列発生器の原理図、第３図はリセツ
トされるスクランブラの１実施例を示す図、第４
図はスクランブラの別の実施例を示し、そして第
５図はスクランブラの第３の実施例を示す。 SE……送信部、MO……モジユロ−２加算器、
SC……スクランブラ、MUX……マルチプレク
サ、EM……受信部、DMUX……デマルチプレ
クサ、RSY……フレーム同期装置、DSC……デ
スクランブラ、Ｋ……スイツチング段、Ｕ……ア
ンド・ゲート、Ｉ……インバータ、KA……分割
スイツチング段、SR……シフトレジスタ。
ダム・パルス列発生器の原理図、第３図はリセツ
トされるスクランブラの１実施例を示す図、第４
図はスクランブラの別の実施例を示し、そして第
５図はスクランブラの第３の実施例を示す。 SE……送信部、MO……モジユロ−２加算器、
SC……スクランブラ、MUX……マルチプレク
サ、EM……受信部、DMUX……デマルチプレ
クサ、RSY……フレーム同期装置、DSC……デ
スクランブラ、Ｋ……スイツチング段、Ｕ……ア
ンド・ゲート、Ｉ……インバータ、KA……分割
スイツチング段、SR……シフトレジスタ。
Claims (1)
- 【特許請求の範囲】 １ 送信側に、２進擬ランダム・パルス列を発生
するための帰還結合されたシフトレジスタを有す
るスクランブラが設けられ、該スクランブラによ
つて、ｎ個の２進デジタル信号が並列にスクラン
ブルされ、続いてスクランブルされたｎ個の２進
デジタル信号の並列−直列変換（多重化）が行な
われ、 受信側で、直列２進信号が直列−並列変換（多
重分離）されてｎ個の２進デジタル信号が発生さ
れ、また送信側と同じ擬ランダム・パルス列を発
生する第２のスクランブラ（デスクランブラ）が
設けられ、該第２のスクランブラによつてｎ個の
２進デジタル信号が並列にデスクランブルされ、 送信側および受信側の両方で、２進デジタル信
号のそれぞれの信号路に１つのモジユロ２加算器
が挿入接続され、各モジユロ２加算器の第２の入
力側が、対応するスクランブラの出力側の１つと
接続されている、 送信側にスクランブラを、受信側にデスクラン
ブラを備えたPCM方式において、 シフトレジスタSRの帰還結合路に１つのモジ
ユロ２加算器MOが設けられ、 シフトレジスタSRの個々のフリツプフロツプ
Ｋ１〜Ｋ７のうちの複数の出力信号が、ｎ個の２
進デジタル信号を並列にスクランブルするための
ランダム・パルス列を供給する、 ことを特徴とする送信側にスクランブラを、受信
側にデスクランブラを備えたPCM方式。 ２ スクランブラSCにシフトレジスタSRを設
け、個々のスイツチング段Ｋ１ないしＫ７のセツ
ト入力およびリセツト後に発生される擬ランダ
ム・パルス列が多重化の後に予め定められた同期
パルス列を発生しかつｎ個の２進デジタル信号が
同期パルス列の送出中阻止されるように、制御す
る特許請求の範囲第１項記載の記載のPCM方式。 ３ 少なくとも１つの切換スイツチ装置Ｓ１，Ｓ
２，Ｓ３を設け、該スイツチ装置は予め定められ
た同期パルス列を発生するために、２進デジタル
信号BS１，BS２，…Bnの送出の場合と同じ擬
ランダム・パルス列を有する連続状態を、時間的
に変更された形態で互いにインターリーブして用
いる特許請求の範囲第２項記載のPCM方式。 ４ 擬ランダム・パルス列を発生するために、７
段のシフトレジスタSRを設け、第１のスイツチ
ング段Ｋ１および第７のスイツチング段Ｋ７の出
力端ａおよびｇをモジユロ２加算器MOの２つの
入力端に接続し、該モジユロ２加算器の出力を第
１のスイツチング段Ｋ１のＤ−入力端に供給し、
４つのモジユロ２加算器MO１ないしMO４に４
つのアンド・ゲートＵ１ないしＵ４を介してそれ
ぞれデジタル信号BS１ないしBS４を供給し、そ
して該アンド・ゲートＵ１ないしＵ４の第２の入
力端は共通にインバータＩを介して同期入力端Ｓ
に接続した特許請求の範囲第１項または第２項記
載のPCM方式。 ５ シフトレジスタSRのリセツト入力端Ｒを設
け、該シフトレジスタのスイツチング段Ｋ１ない
しＫ７を、リセツト入力端Ｒに印加されるリセツ
トパルスにより初期状態「0010011」または
「0011011」にリセツトする特許請求の範囲第１項
から第４項までのいずれか１項に記載のPCM方
式。 ６ 同期信号パルス列の送出中、アンド・ゲート
Ｕ１ないしＵ４を同期入力端Ｓに印加される同期
パルス列信号によつて阻止する特許請求の範囲第
４項記載のPCM方式。 ７ 第１のモジユロ２加算器MO１の第２の入力
端EM１および第３のモジユロ２加算器MO３の
第２の入力端EM３を第７のスイツチング段Ｋ７
の出力端に接続し、第２および第４のモジユロ２
加算器MO２およびMO４の第２の入力端EMお
よびEM４を第３のスイツチング段Ｋ３の出力端
Ｃに接続した特許請求の範囲第１項、第２項、第
４項、第５項、第６項のいずれか１項に記載の
PCM方式。 ８ ２つの電子的スイツチＳ１，Ｓ２を設け、該
スイツチを、同期入力端Ｓに印加される同期パル
ス列信号によつて作動し、第７のスイツチング段
Ｋ７の出力端ｇを常時、第１のモジユロ２加算器
MO１の第２の入力端EM１に接続すると共に、
第３のスイツチング段Ｋ３の出力端ｃを第２のモ
ジユロ２加算器MO２の第２の入力端EM２に接
続し、同期パルス列信号が存在しない場合には、
第１の切換スイツチＳ１を介して第５のスイツチ
ング段Ｋ５の出力端ｅを第３のモジユロ２加算器
MO３の第２の入力端EM３に接続すると共に、
第１のスイツチング段Ｋ１の出力端ａを第４のモ
ジユロ２加算器MO４の第２の入力端EM４と接
続し、そして同期パルス列信号が存在する場合に
は第７のスイツチング段Ｋ７の出力端ｇを第１の
切換スイツチＳ１を介して第３のモジユロ２加算
器MO３の第２の入力端EM３に接続すると共に、
第３のスイツチング段Ｋ３の出力端ｃを第２の切
換スイツチＳ２を介して第４のモジユロ２加算器
MO４の第２の入力端EM４に接続する特許請求
の範囲第１項から第６項までのいずれか１項に記
載のPCM方式。 ９ スクランブラSC３に７段のシフトレジスタ
SRを設け、第６および第７のスイツチング段Ｋ
６およびＫ７の出力ｆおよびｇを第１のスイツチ
ング段Ｋ１のＤ入力端に供給し、第１および第２
のモジユロ２加算器MO１およびMO２に２つの
アンド・ゲートＵ１およびＵ２を介して２つの２
進デジタル信号BS１およびBS２を供給し、第３
および第４のモジユロ２加算器MO３およびMO
４に２つの別のデジタル信号BS３およびBS４を
供給し、第２のスイツチング段Ｋ２の出力端ｂを
第１のモジユロ２加算器MO１の第２の入力端
EM１に接続し、第１のスイツチング段Ｋ１の出
力端ａを第２のモジユロ２加算器MO２の第２の
入力端EM２に接続し、第７のスイツチング段Ｋ
７の出力端ｇを第３のモジユロ２加算器MO３の
第２の入力端EM３に接続し、かつ第５のスイツ
チング段Ｋ５の出力端ｅを第４のモジユロ２加算
器MO４の第２の入力端EM４と接続し、第１な
いし第４のモジユロ２加算器MO１ないしMO４
の出力端をマルチプレクサMUXの入力端Ｄ０な
いしＤ３に接続し、該マルチプレクサの上位のア
ドレス入力端BMを追加のアンド・ゲートＳ３を
介して２つのアンド・ゲートＵ１およびＵ２の第
２の入力端に接続すると共に、インバータＩを介
して同期入力端Ｓに接続し、そしてシフトレジス
タSRの全てのスイツチング段Ｋ１ないしＫ７の
出力ａないしｇをリセツト入力端Ｒを介して論理
「１」に設定可能にした特許請求の範囲第１項か
ら第３項までのいずれか１項に記載のPCM方式。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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- 1981-03-16 DE DE8181101946T patent/DE3162148D1/de not_active Expired
- 1981-03-23 JP JP4053681A patent/JPS56147539A/ja active Granted
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