JPH0683204B2

JPH0683204B2 - スクランブル・デスクランブル方式

Info

Publication number: JPH0683204B2
Application number: JP61068715A
Authority: JP
Inventors: 敏昭植野
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1986-03-28
Filing date: 1986-03-28
Publication date: 1994-10-19
Anticipated expiration: 2009-10-19
Also published as: JPS62226740A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、高速デジタルデータをBSI（Bit Sequence
Independency）化するためのスクランブル・デスクラン
ブル方式の改良に関する。

（従来の技術）デジタル通信において、線路符号をBSI化することは必
要不可欠である。なぜなら、線路符号はマーク率が一定
で統計的に零連続が抑圧されていなければならず、もし
BSI化が十分でないと受信系においてジッタが発生した
り、送信系との同期が外れる確立が高くなるからであ
る。

そこで、従来より線路符号をBSI化する一手段としてス
クランブル・デスクランブル方式が用いられている。特
に、シフトレジスタと排他的論理和ゲートとによって構
成される回路により発生させた最大長周期符号系列信号
（以下Ｍ系列信号と称する）とデジタルデータとの排他
的論理和をとってスクランブルまたはデスクランブルを
かけるスクランブル・デスクランブル方式は、回路構成
が簡単であるうえ、線路符号のマーク率を一定化して統
計的零連続を制限し、かつジッタも抑圧するという優れ
た特徴をもっている。

しかし、このスクランブル・デスクランブル方式は、高
速データをスクランブルまたはデスクランブルする場合
に回路素子の動作速度の限界により制限を受ける。そこ
で従来、例えば第５図に示す如く高速シリアルデータを
分離回路１で並列データに変換して速度を下げ、この並
列データと並列Ｍ系列発生回路２から発生させた並列Ｍ
系列信号とを各系列毎に排他的論理和ゲート群３で各々
排他的論理和をとってスクランブルまたはデスクランブ
ルし、その後多重回路４でシリアルデータに変換するこ
とにより、高速デジタルデータをそのまま直列Ｍ系列信
号と排他的論理和をとってスクランブルまたはデスクラ
ンブルする場合と全く同じ効果をもつスクランブル・デ
スクランブル方式が用いられている。この方式で、従来
より採用されている並列Ｍ系例発生回路２としては、例
えば特公昭49−12786号に示されるように、互いに同一
パターンを有し、かつ相互間に所定の時間間係（位相関
係）を有するｎ個のＭ系列信号を所定の順序で順次繰返
し取出すことにより、ｎ倍の速度を有する並列Ｍ系列信
号を得るものがある。

しかしながら、上述した従来方式では、並列Ｍ系列信号
を発生するシフトレジスタの段数または並列度が増加し
た場合に排他的論理和ゲートの数が非常に多くなる問題
があった。また、並列Ｍ系列信号は排他的論理和ゲート
の数に応じて発生タイミングが遅延することになるた
め、各系列間での排他的論理和ゲート数の差が大きくな
ると、それに応じて各系列間の遅延時間が大きくなって
スクランブル・デスクランブル動作に悪影響を与える問
題があった。

（発明が解決しようとする問題点）以上のように従来の方式は、スクランブル・デスクラン
ブル動作の高速化および安定化を図る上で難点を有する
もので、本発明はこの点に着目し、並列Ｍ系列信号の各
系列間の発生遅延時間差を無くしかつこの条件のもとに
発生遅延時間を最少にするようにし、これにより高速で
かつ安定性の高いスクランブルまたはデスクランブル動
作を行ない得て、データ速度が高速化した場合に特に好
適なスクランブル・デスクランブル方式を提供しようと
するものである。

［発明の構成］（問題点を解決するための手段）本発明は、疑似ランダムデータは互いに同一パターンを
有しかつ相互に所定の時間関係を有するｎ個（ｎは２の
Ｋ乗倍の自然数）の並列最大長周期符号系列信号を所定
の順序で繰返して取出すＮ段のシフトレジスタとＱ個
（Ｑは１以上の自然数）の排他的論理和ゲートとからな
る回路から発生するように構成し、かつ排他的論理和ゲ
ートは発生すべき並列最大長周期符号系列信号を満足す
る複数種類のシフトレジスタとの接続組合わせに対して
各並列系列間の個数が均等となりかつそのうちで総数が
最少となるようにシフトレジスタに接続するようにした
ものである。

すなわち、並列Ｍ系列信号を発生させるシフトレジスタ
のどの段間出力を取出して結合させれば排他的論理和ゲ
ート数が均等になるかを帰納的に解析し、並列Ｍ系列信
号の各系列間の排他的論理和ゲート数が相互に等しくな
るようにし、かつこの条件のもとで排他的論理和ゲート
の総数が最少になるように工夫したものである。

（作用）この結果、並列Ｍ系列信号の発生タイミングの遅れ時間
は、各系列間で遅延時間差が無くかつ最少となり、これ
によりスクランブルまたはデスクランブル動作の高速化
および安定化が可能となる。

（実施例）第１図は本発明の一実施例におけるスクランブル・デス
クランブル方式を適用したスクランブラの構成を示すも
のであるが、この実施例を説明する前に第２図乃至第４
図を参照して排他的論理和ゲートの数が各系列間で均等
でかつ総ゲート数が最少となる並列Ｍ系列を求める原理
について説明する。

先ず、特公昭49−12786号によれば、互いに同一パター
ンを有し、かつ所定の相互時間関係を有するｎ個のＭ系
列信号を所定の順序を以て順次繰返し取出すことによっ
て上記Ｍ系列信号に対してｎ倍の速度を有するＭ系列信
号を得ることができ、上記ｎ個のＭ系列信号はシフトレ
ジスタのいくつかの段間出力を排他的論理和ゲートで結
合すれば得られることが知られている。

具体的に説明すれば以下のようになる。一般に、Ｍ系列
をＮ段のシフトレジスタで発生させる場合、このＮと並
列度ｎとが共通因数を持たず、特にｎが２のべき乗、す
なわち２^ｋ（ｋ＝1,2,…）であるとき、ｎ個の同一パタ
ーンのＭ系列信号間の位相差ｊを下式のようにとると、ｊ＝２^Ｎ−Ｋｎ個のＭ系列信号を多重して得られるＭ系列は、もとの
Ｍ系列と同一パターンを有しながらその速度はｎ倍にな
る。

次に、基準となる位相のＭ系列から位相がｊビットだけ
進んだＭ系列を発生させるためには、Ｎ段のシフトレジ
スタのどの段間出力を取出して結合させればよいかを説
明する。第２図にＮ段シフトレジスタを用いたＭ系列発
生回路の構成を示す。F₁〜Ｆ_Ｎはシフトレジスタを構成
するフリップフロップ、は排他的論理和ゲート、ａ_ｉ
（ｉ＝0,…,N）は定数乗算器で、ａ_ｉ＝１で結線あり、
ａ_ｉ＝０で結線無しとする。ここでａ_ｉは、Ｍ系列信号
の生成多項式ｆ（ｘ）がＮ次の原始多項式となるように
とられる。すなわち生成多項式は、と表わされる。

ｆ（ｘ）＝０の根、すなわち拡大ガロア体GF（２^Ｎ）上
の原始根をＮベクトルαとするとき、シフトレジスタの
時点Ｋにおける状態は、α^Ｋ＝（α_１ ^Ｋ，α_２ ^Ｋ，…，
α_Ｎ ^Ｋ）で表わされる。ここでα_ｉ ^ＫはＦ_ｉの状態にあ
る。ところで、任意のＫに対しα^Ｋはｆ（α）で割った
剰余で表わされる。

以上の理論を具体例を用いてさらに詳細に説明する。具
体例として第３図に示すように７段のシフトレジスタを
用いた並列度２のＭ系列を発生する場合を考える。原始
多項式としてｆ（ｘ）＝x⁷＋x⁴＋１を用いる。

先ず、並列度ｎ＝2¹よりＫ＝１となり、Ｎ＝４よりｊ＝
64が求まり、２つのＭ系列間の位相は互いに64ビットず
れたものであればよいことがわかる。ここで、基準とし
てF₁の出力をα^０と記し、以下Ｆ_ｉの出力をα^ｉ−１と
記すと、求める２並列のＭ系列はα^０およびα⁶⁴とな
る。次に、α⁶⁴すなわちα^０より64ビット位相の進んだ
Ｍ系列はどの段間出力を結合させればよいかを求める。

α⁶⁴をα^７＋α^４＋１で割ると、余りはα^６＋α^４＋α
^３＋αとなるので、これよりα⁶⁴は第３図に示すように
F₇,F₅,F₄,F₂の各段間出力を排他的論理和ゲートで結合
すれば発生できることが分かる。

ところで、ある基準となるＭ系列およびそのＭ系列と64
ビット位相の進んだＭ系列の選び方は、少なくとも64通
りあり、これらのうちどれを採用するかで並列Ｍ系列発
生回路の回路規模および動作速度の限界等の特性が著し
く異なる。以下に、64通りの選び方を全て示す。但し、
生成多項式はx⁷＋x⁴＋１、最大周期は127、並列度は
２、位相の進みは64ビットとする。

α^０＝α^０ α⁶⁴＝α^６＋α^４＋α^３＋α^１総ゲート数は３ α^１＝α^１ α⁶⁵＝α^５＋α^２＋α^０総ゲート数は２ α^２＝α^２ α⁶⁶＝α^６＋α^３＋α^１総ゲート数は２ α^３＝α^３ α⁶⁷＝α^２＋α^０総ゲート数は１ α^４＝α^４ α⁶⁸＝α^３＋α^１総ゲート数は１ α^５＝α^５ α⁶⁹＝α^４＋α^２総ゲート数は１ α^６＝α^６ α⁷⁰＝α^５＋α^３総ゲート数は１ α^７＝α^４＋α^０ α⁷¹＝α^６＋α^０総ゲート数は２ α^８＝α^５＋α^１ α⁷²＝α^５＋α^４＋α^０総ゲート数は３ α^９＝α^６＋α^２ α⁷³＝α^６＋α^５＋α^１総ゲート数は３ α¹⁰＝α^４＋α^３＋α^０ α⁷⁴＝α^６＋α^４＋α^２＋α^０総ゲート数は５ α¹¹＝α^５＋α^４＋α^１ α⁷⁵＝α^５＋α^４＋α^３＋α^１＋α^０総ゲート数は６ α¹²＝α^６＋α^５＋α^２ α⁷⁶＝α^６＋α^５＋α^４＋α^２＋α^１総ゲート数は６ α¹³＝α^６＋α^４＋α^３＋α^０ α⁷⁷＝α^６＋α^５＋α^４＋α^３＋α^２＋α^０総ゲート数は８ α¹⁴＝α^５＋α^１＋α^０ α⁷⁸＝α^６＋α^５＋α^３＋α^１＋α^０総ゲート数は６ α¹⁵＝α^６＋α^２＋α^１ α⁷⁹＝α^６＋α^２＋α^１＋α^０総ゲート数は５ α¹⁶＝α^４＋α^３＋α^２＋α^０ α⁸⁰＝α^４＋α^３＋α^２＋α^１＋α^０総ゲート数は７ α¹⁷＝α^５＋α^４＋α^３＋α^１ α⁸¹＝α^５＋α^４＋α^３＋α^２＋α^１総ゲート数は７ α¹⁸＝α^６＋α^５＋α^４＋α^２ α⁸²＝α^６＋α^５＋α^４＋α^３＋α^２総ゲート数は７ α¹⁹＝α^６＋α^５＋α^４＋α^３＋α^０ α⁸³＝α^６＋α^５＋α^３＋α^０総ゲート数は７ α²⁰＝α^６＋α^５＋α^１＋α^０ α⁸⁴＝α^６＋α^１＋α^０総ゲート数は５ α²¹＝α^６＋α^４＋α^２＋α^１＋α^０ α⁸⁵＝α^４＋α^２＋α^１＋α^０総ゲート数は７ α²²＝α^５＋α^４＋α^３＋α^２＋α^１＋α^０ α⁸⁶＝α^５＋α^３＋α^２＋α^１総ゲート数は８ α²³＝α^６＋α^５＋α^４＋α^３＋α^２＋α^１ α⁸⁷＝α^６＋α^４＋α^３＋α^２総ゲート数は８ α²⁴＝α^６＋α^５＋α^３＋α^２＋α^０ α⁸⁸＝α^５＋α^３＋α^０総ゲート数は６ α²⁵＝α^６＋α^３＋α^１＋α^０ α⁸⁹＝α^６＋α^４＋α^１総ゲート数は５ α²⁶＝α^２＋α^１＋α^０ α⁹⁰＝α^５＋α^４＋α^２＋α^０総ゲート数は５ α²⁷＝α^３＋α^２＋α^１ α⁹¹＝α^６＋α^５＋α^３＋α^１総ゲート数は５ α²⁸＝α^４＋α^３＋α^２ α⁹²＝α^６＋α^２＋α^０総ゲート数は４ α²⁹＝α^５＋α^４＋α^３ α⁹³＝α^４＋α^３＋α^１＋α^０総ゲート数は５ α³⁰＝α^６＋α^５＋α^４ α⁹⁴＝α^５＋α^４＋α^２＋α^１総ゲート数は５ α³¹＝α^６＋α^５＋α^４＋α^０ α⁹⁵＝α^６＋α^５＋α^３＋α^２総ゲート数は６ α³²＝α^６＋α^５＋α^４＋α^１＋α^０ α⁹⁶＝α^６＋α^３＋α^０総ゲート数は６ α³³＝α^６＋α^５＋α^４＋α^２＋α^１＋α^０ α⁹⁷＝α^１＋α^０総ゲート数は６ α³⁴＝α^６＋α^５＋α^４＋α^３＋α^２＋α^１＋α^０ α⁹⁸＝α^２＋α^１総ゲート数は７ α³⁵＝α^６＋α^５＋α^３＋α^２＋α^１＋α^０ α⁹⁹＝α^３＋α^２総ゲート数は６ α³⁶＝α^６＋α^３＋α^２＋α^１＋α^０ α¹⁰⁰＝α^４＋α^３総ゲート数は５ α³⁷＝α^３＋α^２＋α^１＋α^０ α¹⁰¹＝α^５＋α^４総ゲート数は４ α³⁸＝α^４＋α^３＋α^２α^１ α¹⁰²＝α^６＋α^５総ゲート数は４ α³⁹＝α^５＋α^４＋α^３＋α^２ α¹⁰³＝α^６＋α^４＋α^０総ゲート数は５ α⁴⁰＝α^６＋α^５＋α^４＋α^３ α¹⁰⁴＝α^５＋α^４＋α^１＋α^０総ゲート数は６ α⁴¹＝α^６＋α^５＋α^０ α¹⁰⁵＝α^６＋α^５＋α^２＋α^１総ゲート数は５ α⁴²＝α^６＋α^４＋α^１＋α^０ α¹⁰⁶＝α^６＋α^４＋α^３＋α^２＋α^０総ゲート数は７ α⁴³＝α^５＋α^４＋α^２＋α^１＋α^０ α¹⁰⁷＝α^５＋α^３＋α^１＋α^０総ゲート数は７ α⁴⁴＝α^６＋α^５＋α^３＋α^２＋α^１ α¹⁰⁸＝α^６＋α^４＋α^２＋α^１総ゲート数は７ α⁴⁵＝α^６＋α^３＋α^２＋α^０ α¹⁰⁹＝α^５＋α^４＋α^３＋α^２＋α^０総ゲート数は７ α⁴⁶＝α^３＋α^１＋α^０ α¹¹⁰＝α^６＋α^５＋α^４＋α^３＋α^１総ゲート数は６ α⁴⁷＝α^４＋α^２＋α^１ α¹¹¹＝α^６＋α^５＋α^２＋α^０総ゲート数は５ α⁴⁸＝α^５＋α^３＋α^２ α¹¹²＝α^６＋α^４＋α^３＋α^１＋α^０総ゲート数は６ α⁴⁹＝α^６＋α^４＋α^３ α¹¹³＝α^５＋α^２＋α^１＋α^０総ゲート数は５ α⁵⁰＝α^５＋α^０ α¹¹⁴＝α^６＋α^３＋α^２＋α^１総ゲート数は４ α⁵¹＝α^６＋α^１ α¹¹⁵＝α^３＋α^２＋α^０総ゲート数は３ α⁵²＝α^４＋α^２＋α^０ α¹¹⁶＝α^４＋α^３＋α^１総ゲート数は４ α⁵³＝α^５＋α^３＋α^１ α¹¹⁷＝α^５＋α^４＋α^２総ゲート数は４ α⁵⁴＝α^６＋α^４＋α^２ α¹¹⁸＝α^６＋α^５＋α^３総ゲート数は４ α⁵⁵＝α^５＋α⁵⁴＋α^３＋α^０ α¹¹⁹＝α^６＋α^０総ゲート数は４ α⁵⁶＝α^６＋α^５＋α^４＋α^１ α¹²⁰＝α^４＋α^１＋α^０総ゲート数は５ α⁵⁷＝α^６＋α^５＋α^４＋α^２＋α^０ α¹²¹＝α^５＋α^２＋α^１総ゲート数は６ α⁵⁸＝α^６＋α^５＋α^４＋α^３＋α^１＋α^０ α¹²²＝α^６＋α^３＋α^２総ゲート数は７ α⁵⁹＝α^６＋α^５＋α^２＋α^１＋α^０ α¹²³＝α^３＋α^０総ゲート数は５ α⁶⁰＝α^６＋α^４＋α^３＋α^２＋α^１＋α^０ α¹²⁴＝α^４＋α^１総ゲート数は６ α⁶¹＝α^５＋α^３＋α^２＋α^１＋α^０ α¹²⁵＝α^５＋α^２総ゲート数は５ α⁶²＝α^６＋α^４＋α^３＋α^２＋α^１ α¹²⁶＝α^６＋α^３総ゲート数は５ α⁶³＝α^５＋α^３＋α^２＋α^０ α¹²⁷＝α^０総ゲート数は３以上の結果から、第３図のような７段シフトレジスタと
１個の排他的論理和ゲートとで構成される並列Ｍ系列発
生回路を用いて２並列のＭ系列を発生させるために必要
な排他的論理和ゲートの総数は、最多８個から最少１個
までとかなり開きがあることがわかる。また、２並列で
各々必要な排他的論理和ゲートの数は一致するとは限ら
ない。

そこで、２並列をα^０とα⁶⁴とする代わりに一例として
α^７とα⁷¹を選ぶと、並列Ｍ系列発生回路を第３図から
第４図のように変更することができる。この第４図の構
成では、排他的論理和ゲートの総数は１個削減でき、か
つ各系列M₁,M₂毎に使用する排他的論理和ゲートの数は
第３図の構成では０個と３個であったものが、同数の１
個ずつとなる。

このように本発明によれば、並列Ｍ系列信号を発生させ
るための排他的論理和ゲートの数を各系列間で等しくし
かつその総数を最少とするべく解析し、これによりスク
ランブラ（デスクランブラ）に使用する並列Ｍ系列発生
回路の回路規模を小さくし、かつ各系列間における信号
発生遅れの差をなくしてスクランブルまたはデスクラン
ブル動作に与える悪影響を低減することができる。

次に、第１図を参照して本発明の一実施例におけるスク
ランブル・デスクランブル方式を説明する。この構成に
おいて、並列Ｍ系列発生回路20は前記第４図で示した回
路と同一構成になっている。すなわち、生成多項式をx⁷
＋x⁴＋１、最大周期を127、並列度を２および位相の進
みを64とし、この条件で２並列出力M₁,M₂としてα^７と
α⁷¹とを選択したときの回路で、各並列出力M₁,M₂毎に
使用される排他的論理和ゲート21,22の数は各々１個と
なる。

このような構成であるから、高速デジタルデータＤは先
ず分離回路１でシリアルデータから速度が1/2の並列デ
ータD₁,D₂に変換され、次に上記並列Ｍ系列発生回路20
から発生された各並列出力M₁,M₂と排他的論理和ゲート3
1,32で排他的論理和処理されてスクランブルまたはデス
クランブルされる。このとき、上記並列Ｍ系列発生回路
20から発生される２並列信号M₁,M₂は、共に１個の排他
的論理和ゲート21,22を経て発生されたものであるの
で、２並列信号M₁,M₂相互間の発生遅延時間差は理論的
には零である。このため、並列データD₁,D₂に対しては
全く同じタイミングでスクランブルまたはデスクランブ
ルが行なわれることになり、この結果スクランブルまた
はデスクランブルの高速動作上の悪影響は低減される。
また、並列Ｍ系列発生回路20の各並列系列出力M₁,M₂を
出力するために使用する排他的論理和ゲート21,22の総
数は２個であるため、各並列系列出力M₁,M₂の発生遅延
時間は小さく、これにより高速データに対しても十分対
応することができる。そうしてスクランブルまたはデス
クランブルされた並列データは、多重回路40で相互に多
重化されてシリアルデータに戻されたのちスクランブル
またはデスクランブル後の高速デジタルデータＤ′とし
て送出される。

尚、本発明は上記実施例に限定されるものではなく、例
えば各並列系列間の排他的論理和ゲートの数が均等とな
り、かつそのうち総数が最少となる他の組合わせがあれ
ばこれを選択して回路を構成してもよい。その他、並列
度やシフトレジスタの段数等については如何なる値であ
ってもよい。

［発明の効果］以上詳述したように本発明によれば、疑似ランダムデー
タは互いに同一パターンを有しかつ相互に所定の時間関
係を有するｎ個（ｎは２のＫ乗倍の自然数）の並列最大
長周期符号系列信号を所定の順序で繰返して取出すＮ段
のシフトレジスタとＱ個（Ｑは１以上の自然数）の排他
的論理和ゲートとからなる回路から発生するように構成
し、かつ排他的論理和ゲートは発生すべき並列最大長周
期符号系列信号を満足する複数種類のシフトレジスタと
の接続組合わせに対して各並列系列間の個数が均等とな
りかつそのうちで総数が最少となるようにシフトレジス
タに接続するようにしたことによって、並列Ｍ系列信号
の各系列間の発生遅延時間差を無くしかつこの条件のも
とに発生遅延時間を最少にすることができ、これにより
高速でかつ安定性の高いスクランブルまたはデスクラン
ブル動作を行ない得て、データ速度が高速化した場合に
特に好適なスクランブル・デスクランブル方式を提供す
ることができる。

【図面の簡単な説明】第１図は本発明の一実施例におけるスクランブル・デス
クランブル方式を適用したスクランブラ・デスクランブ
ラの構成を示す回路ブロック図、第２図はＭ系列発生回
路の基本構成図、第３図および第４図はそれぞれ本発明
の原理説明に使用する並列Ｍ系列発生回路の構成を示す
回路ブロック図、第５図は高速デジタルデータに対する
スクランブル・デスクランブル方式を示す図である。 10……分離回路、20……並列Ｍ系列発生回路、21,22,3
1,32……排他的論理和ゲート、40……多重回路、F₁〜F₇
……シフトレジスタ。

Claims

【特許請求の範囲】

【請求項１】高速シリアルデータを所定単位で並列デー
タに変換するとともに、各並列データに同期して発生さ
せた並列疑似ランダムデータと各並列データとの排他的
論理和を求め、その排他的論理和出力をシリアルデータ
に変換することにより、高速シリアルデータを疑似ラン
ダムデータでスクランブルまたはデスクランブルして出
力するスクランブル・デスクランブル方式において、前
記並列疑似ランダムデータは互いに同一パターンを有し
かつ相互に所定の時間関係を有するｎ個（ｎは２のＫ乗
倍の自然数）の並列最大長周期符号系列信号を所定の順
序で繰返して取出すＮ段のシフトレジスタとＱ個（Ｑは
１以上の自然数）の排他的論理和ゲートとからなる回路
から発生するように構成し、かつ排他的論理和ゲートは
発生すべき並列最大長周期符号系列信号を満足する複数
種類のシフトレジスタとの接続組合わせに対して各並列
系列間の個数が均等とでかつその総数が最少となるよう
にシフトレジスタに接続したことを特徴とするスクラン
ブル・デスクランブル方式。