JPH0715420A - 並列型デスクランブラ位相同期回路 - Google Patents
並列型デスクランブラ位相同期回路Info
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- JPH0715420A JPH0715420A JP5158382A JP15838293A JPH0715420A JP H0715420 A JPH0715420 A JP H0715420A JP 5158382 A JP5158382 A JP 5158382A JP 15838293 A JP15838293 A JP 15838293A JP H0715420 A JPH0715420 A JP H0715420A
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Abstract
(57)【要約】
【目的】回路規模の増大を抑えた上で、スクランブルパ
タンに同期したデスクランブルパタンを並列処理にて発
生することを可能とする。 【構成】遅延回路１２−１〜１２−ｎおよび演算回路１
３は、生成多項式Ｘn ＋Ｘm ＋１の擬似ランダムパタン
を発生する。遅延回路１２−１〜１２−ｎの前にはセレ
クタ１２−１〜１２−ｎをそれぞれ介挿してあり、シリ
アルスクランブルパタン再生演算部１が到来する並列ス
クランブルパターンに基づき再生している生成多項式Ｘ
n ＋Ｘm ＋１の擬似ランダムパタンのｎビット分を、遅
延回路１２−１〜１２−ｎのそれぞれに設定可能であ
る。そしてパラレルデスクランブルパタン生成演算部３
は、デスクランブルパタン発生部２が発生する擬似ラン
ダムパタンを２n ／ｋビットずつ位相をずらして並列度
ｋの並列デスクランブルパターンを生成する。
タンに同期したデスクランブルパタンを並列処理にて発
生することを可能とする。 【構成】遅延回路１２−１〜１２−ｎおよび演算回路１
３は、生成多項式Ｘn ＋Ｘm ＋１の擬似ランダムパタン
を発生する。遅延回路１２−１〜１２−ｎの前にはセレ
クタ１２−１〜１２−ｎをそれぞれ介挿してあり、シリ
アルスクランブルパタン再生演算部１が到来する並列ス
クランブルパターンに基づき再生している生成多項式Ｘ
n ＋Ｘm ＋１の擬似ランダムパタンのｎビット分を、遅
延回路１２−１〜１２−ｎのそれぞれに設定可能であ
る。そしてパラレルデスクランブルパタン生成演算部３
は、デスクランブルパタン発生部２が発生する擬似ラン
ダムパタンを２n ／ｋビットずつ位相をずらして並列度
ｋの並列デスクランブルパターンを生成する。
Description
【０００１】
【産業上の利用分野】本発明は、例えば自己同期型のデ
スクランブル回路に適用され、スクランブルパタンに同
期したデスクランブルパタンを発生する並列型デスクラ
ンブラ位相同期回路に関する。
スクランブル回路に適用され、スクランブルパタンに同
期したデスクランブルパタンを発生する並列型デスクラ
ンブラ位相同期回路に関する。
【０００２】
【従来の技術】スクランブル回路は、生成多項式Ｘn ＋
Ｘm ＋１（ｎ＞ｍ：ｎ，ｍは整数）のような擬似ランダ
ムパタン（スクランブルパタン）とデータとで排他的論
理和をとることによってスクランブルをかける。またデ
スクランブル回路は、スクランブル回路で用いるのと同
一の擬似ランダムパタン（デスクランブルパタン）とス
クランブルがかけられたデータとの排他的論理和をとる
ことによってデスクランブルする。
Ｘm ＋１（ｎ＞ｍ：ｎ，ｍは整数）のような擬似ランダ
ムパタン（スクランブルパタン）とデータとで排他的論
理和をとることによってスクランブルをかける。またデ
スクランブル回路は、スクランブル回路で用いるのと同
一の擬似ランダムパタン（デスクランブルパタン）とス
クランブルがかけられたデータとの排他的論理和をとる
ことによってデスクランブルする。
【０００３】擬似ランダムパタンは、例えばｎ＝３，ｍ
＝１で、生成多項式が［Ｘ3 ＋Ｘ＋１］であるときに
は、パタン長は２3 −１＝７ビットであり、“１１１０
１００”というパタンの繰り返しとなる。
＝１で、生成多項式が［Ｘ3 ＋Ｘ＋１］であるときに
は、パタン長は２3 −１＝７ビットであり、“１１１０
１００”というパタンの繰り返しとなる。
【０００４】図３はこのような生成多項式Ｘ3 ＋Ｘ＋１
の擬似ランダムパタンをスクランブルパタンとして発生
するスクランブルパタン発生回路の構成を示す図であ
る。この図に示すようにスクランブルパタン発生回路
は、３つの遅延回路３１，３２，３３および排他的論理
和回路３４から構成されている。３つの遅延回路３１，
３２，３３は直列に接続されている。そして１つ目の遅
延回路３１の出力と３つ目の遅延回路３３の出力とが排
他的論理和回路３４に入力される。この排他的論理和回
路３４の出力は１つ目の遅延回路３１に入力される。ま
た排他的論理和回路３４の出力は、スクランブルパタン
として外部に出力される。かくしてこの構成では、ある
時刻ｔi での各遅延回路３１，３２，３３の出力をα
1 ，α2 ，α3 とすると、排他的論理和回路３４の出力
は、
の擬似ランダムパタンをスクランブルパタンとして発生
するスクランブルパタン発生回路の構成を示す図であ
る。この図に示すようにスクランブルパタン発生回路
は、３つの遅延回路３１，３２，３３および排他的論理
和回路３４から構成されている。３つの遅延回路３１，
３２，３３は直列に接続されている。そして１つ目の遅
延回路３１の出力と３つ目の遅延回路３３の出力とが排
他的論理和回路３４に入力される。この排他的論理和回
路３４の出力は１つ目の遅延回路３１に入力される。ま
た排他的論理和回路３４の出力は、スクランブルパタン
として外部に出力される。かくしてこの構成では、ある
時刻ｔi での各遅延回路３１，３２，３３の出力をα
1 ，α2 ，α3 とすると、排他的論理和回路３４の出力
は、
【０００５】
【数１】 の如く変化して行く。ここでα1 ，α2 が“０”、α3
が“１”であったとすると、排他的論理和回路３４の出
力はｔi において“１”、ｔi+1 において“１”、ｔ
i+2 において“１”、ｔi+3 において“０”、ｔi+4 に
おいて“１”、ｔi+5 において“０”、ｔi+6 において
“０”となり、上記した“１１１０１００”なるパタン
が発生される。
が“１”であったとすると、排他的論理和回路３４の出
力はｔi において“１”、ｔi+1 において“１”、ｔ
i+2 において“１”、ｔi+3 において“０”、ｔi+4 に
おいて“１”、ｔi+5 において“０”、ｔi+6 において
“０”となり、上記した“１１１０１００”なるパタン
が発生される。
【０００６】図４は自己同期型のデスクランブラ位相同
期回路の構成を示す図である。この図に示すようにデス
クランブラ位相同期回路は、３つの遅延回路４１，４
２，４３、排他的論理和回路４４およびセレクタ４５か
ら構成されている。３つの遅延回路４１，４２，４３は
直列に接続されている。そして１つ目の遅延回路４１の
出力と３つ目の遅延回路４３の出力とが排他的論理和回
路４４に入力される。この排他的論理和回路４４の出力
は、セレクタ４５を介して１つ目の遅延回路４１に入力
される。また排他的論理和回路４４の出力は、デスクラ
ンブルパタンとして外部に出力される。
期回路の構成を示す図である。この図に示すようにデス
クランブラ位相同期回路は、３つの遅延回路４１，４
２，４３、排他的論理和回路４４およびセレクタ４５か
ら構成されている。３つの遅延回路４１，４２，４３は
直列に接続されている。そして１つ目の遅延回路４１の
出力と３つ目の遅延回路４３の出力とが排他的論理和回
路４４に入力される。この排他的論理和回路４４の出力
は、セレクタ４５を介して１つ目の遅延回路４１に入力
される。また排他的論理和回路４４の出力は、デスクラ
ンブルパタンとして外部に出力される。
【０００７】すなわち、基本的にはスクランブルパタン
発生回路と同様な構成をなしており、同様な動作によっ
て同一のパタンを発生する。しかしデスクランブルパタ
ンは、スクランブルパタンに同期している必要があるの
で、セレクタ４５により、受信データを遅延回路４１，
４２，４３に引込むことを可能としており、受信データ
中に挿入されているスクランブルパタンを引込むことに
よって同期を確立するものとなっている。
発生回路と同様な構成をなしており、同様な動作によっ
て同一のパタンを発生する。しかしデスクランブルパタ
ンは、スクランブルパタンに同期している必要があるの
で、セレクタ４５により、受信データを遅延回路４１，
４２，４３に引込むことを可能としており、受信データ
中に挿入されているスクランブルパタンを引込むことに
よって同期を確立するものとなっている。
【０００８】この同期確立の動作を説明すると、通常セ
レクタ４５は排他的論理和回路４４の出力を選択してお
り、図３に示すスクランブルパタン発生回路と同様な動
作をし、デスクランブルパタンを自己発生している。こ
の場合、受信データとデスクランブルパタンとは、位相
が合致していない可能性がある。
レクタ４５は排他的論理和回路４４の出力を選択してお
り、図３に示すスクランブルパタン発生回路と同様な動
作をし、デスクランブルパタンを自己発生している。こ
の場合、受信データとデスクランブルパタンとは、位相
が合致していない可能性がある。
【０００９】セレクト信号によりセレクタ４５が受信デ
ータを選択し、受信データを遅延回路４１，４２，４３
に導く。遅延回路４１，４２，４３の全てに受信データ
が蓄積された時、つまりセレクタ４５が受信データを選
択してから３クロック分以上経過した後、再びセレクタ
を排他的論理和回路４４の出力側に戻す。
ータを選択し、受信データを遅延回路４１，４２，４３
に導く。遅延回路４１，４２，４３の全てに受信データ
が蓄積された時、つまりセレクタ４５が受信データを選
択してから３クロック分以上経過した後、再びセレクタ
を排他的論理和回路４４の出力側に戻す。
【００１０】なお、受信データ中にはスクランブルパタ
ンの一部がそのまま周期的に挿入されており、この期間
においてセレクタ４５を受信データ側に切り換えるよう
にセレクト信号が与えられる。従って、遅延回路４１，
４２，４３の全てにスクランブルパタンの一部が設定さ
れたのち、デスクランブルパタンを自己発生が再開され
る。これにより、受信データとデスクランブルパタンと
の位相が合致する。
ンの一部がそのまま周期的に挿入されており、この期間
においてセレクタ４５を受信データ側に切り換えるよう
にセレクト信号が与えられる。従って、遅延回路４１，
４２，４３の全てにスクランブルパタンの一部が設定さ
れたのち、デスクランブルパタンを自己発生が再開され
る。これにより、受信データとデスクランブルパタンと
の位相が合致する。
【００１１】以上が、従来の自己同期型のデスクランブ
ラ位相同期回路の構成であるが、このような構成による
と回路を高速で動作させようとする場合に、高速の素子
が必要となり、回路の消費電力も上昇してしまう。
ラ位相同期回路の構成であるが、このような構成による
と回路を高速で動作させようとする場合に、高速の素子
が必要となり、回路の消費電力も上昇してしまう。
【００１２】そこで、データをｋビットごとに区切り、
並列化して処理を行うことが考えられる。図５は生成多
項式Ｘ3 ＋Ｘ＋１の擬似ランダムパタンを並列度ｋ＝４
の並列スクランブルパタンとして発生する並列スクラン
ブルパタン発生回路の構成を示す図である。なお図３と
同一部分には同一符号を付する。
並列化して処理を行うことが考えられる。図５は生成多
項式Ｘ3 ＋Ｘ＋１の擬似ランダムパタンを並列度ｋ＝４
の並列スクランブルパタンとして発生する並列スクラン
ブルパタン発生回路の構成を示す図である。なお図３と
同一部分には同一符号を付する。
【００１３】この並列スクランブルパタン発生回路は、
遅延回路３１，３２，３３、排他的論理和回路３４，３
５，３６から構成されている。排他的論理和回路３５に
は、遅延回路３１，３２，３３のそれぞれの出力が入力
されている。また排他的論理和回路３６には、遅延回路
３１，３２のそれぞれの出力が入力されている。そし
て、遅延回路３３の出力、遅延回路３１の出力、排他的
論理和回路３５の出力および排他的論理和回路３６の出
力が、並列スクランブルパタンとして出力される。
遅延回路３１，３２，３３、排他的論理和回路３４，３
５，３６から構成されている。排他的論理和回路３５に
は、遅延回路３１，３２，３３のそれぞれの出力が入力
されている。また排他的論理和回路３６には、遅延回路
３１，３２のそれぞれの出力が入力されている。そし
て、遅延回路３３の出力、遅延回路３１の出力、排他的
論理和回路３５の出力および排他的論理和回路３６の出
力が、並列スクランブルパタンとして出力される。
【００１４】さて、“１１１０１００…”なるパタンを
４本の並列データ＃１，＃２，＃３，＃４に分離する場
合、“１１１０１００…”なるスクランブルパタンの各
ビットを並列データ＃１，＃２，＃３，＃４に順番に分
配する。すなわち、スクランブルパタンは図６に矢印Ａ
で示すような順番で配列される。
４本の並列データ＃１，＃２，＃３，＃４に分離する場
合、“１１１０１００…”なるスクランブルパタンの各
ビットを並列データ＃１，＃２，＃３，＃４に順番に分
配する。すなわち、スクランブルパタンは図６に矢印Ａ
で示すような順番で配列される。
【００１５】しかし、このようにして得られる並列デー
タ＃１，＃２，＃３，＃４のそれぞれに着目すると、こ
れらはそれぞれスクランブルパタンと同じパタンで構成
されている。ただし、並列データ＃１〜＃４は、それぞ
れ位相がずれている。このときの位相ずれ量ｌは、２n
/k（ｎ：生成多項式の次数、ｋ：並列度）で表わされ、
ここでは２ビットとなる。
タ＃１，＃２，＃３，＃４のそれぞれに着目すると、こ
れらはそれぞれスクランブルパタンと同じパタンで構成
されている。ただし、並列データ＃１〜＃４は、それぞ
れ位相がずれている。このときの位相ずれ量ｌは、２n
/k（ｎ：生成多項式の次数、ｋ：並列度）で表わされ、
ここでは２ビットとなる。
【００１６】ところで数１からも分かるように、スクラ
ンブルパタンの各ビットは、ある時刻ｔi での遅延回路
３１，３２，３３の出力α1 ，α2 ，α3 で表すことが
できる。そして、並列データ＃１〜＃４は、スクランブ
ルパタンと同一パタンで位相がずれているだけのデータ
であるので、出力α1 ，α2 ，α3 を用いて演算を行う
ことによって生成すること可能である。
ンブルパタンの各ビットは、ある時刻ｔi での遅延回路
３１，３２，３３の出力α1 ，α2 ，α3 で表すことが
できる。そして、並列データ＃１〜＃４は、スクランブ
ルパタンと同一パタンで位相がずれているだけのデータ
であるので、出力α1 ，α2 ，α3 を用いて演算を行う
ことによって生成すること可能である。
【００１７】このような原理に基づき、遅延回路３３の
出力を並列データ＃１、遅延回路３１の出力を並列デー
タ＃２、排他的論理和回路３５の出力を並列データ＃
３、そして排他的論理和回路３６の出力を並列データ＃
４とすることにより、図６に示す並列スクランブルパタ
ンを得ることができる。これにより、直一並列変換を行
う箇所以外は回路動作速度が１／ｋとなり処理も容易と
なる。
出力を並列データ＃１、遅延回路３１の出力を並列デー
タ＃２、排他的論理和回路３５の出力を並列データ＃
３、そして排他的論理和回路３６の出力を並列データ＃
４とすることにより、図６に示す並列スクランブルパタ
ンを得ることができる。これにより、直一並列変換を行
う箇所以外は回路動作速度が１／ｋとなり処理も容易と
なる。
【００１８】ところが、スクランブラ位相同期回路は、
図４に示す回路により直列処理を行うか、あるいは図４
に示す回路を並列データ＃１〜＃４のそれぞれに対して
設けて並列処理を行っていた。
図４に示す回路により直列処理を行うか、あるいは図４
に示す回路を並列データ＃１〜＃４のそれぞれに対して
設けて並列処理を行っていた。
【００１９】このため従来のデスクランブラ位相同期回
路は、回路を高速で動作させようとする場合に、高速の
素子が必要となり、回路の消費電力も上昇してしまう。
また図４に示す回路を複数設ければ、各回路の動作速度
を低下させることはできるが、図４に示す回路を４つも
設けなければならず、構成の複雑化は避けられない。
路は、回路を高速で動作させようとする場合に、高速の
素子が必要となり、回路の消費電力も上昇してしまう。
また図４に示す回路を複数設ければ、各回路の動作速度
を低下させることはできるが、図４に示す回路を４つも
設けなければならず、構成の複雑化は避けられない。
【００２０】
【発明が解決しようとする課題】以上のように従来のデ
スクランブラ位相同期回路は、直列処理を行うものであ
るために、データ速度が高くなると高速の素子が必要と
なるとともに、回路の消費電力も上昇してしまうという
不具合があった。また並列処理を行うには、直列処理を
行う回路を複数設けることにより実現しているため、回
路規模が並列度数分増大するという不具合があった。
スクランブラ位相同期回路は、直列処理を行うものであ
るために、データ速度が高くなると高速の素子が必要と
なるとともに、回路の消費電力も上昇してしまうという
不具合があった。また並列処理を行うには、直列処理を
行う回路を複数設けることにより実現しているため、回
路規模が並列度数分増大するという不具合があった。
【００２１】本発明はこのような事情を考慮してなされ
たものであり、その目的とするところは、回路規模の増
大を抑えた上で、スクランブルパタンに同期したデスク
ランブルパタンを並列処理にて発生することができる並
列型デスクランブラ位相同期回路を提供することにあ
る。
たものであり、その目的とするところは、回路規模の増
大を抑えた上で、スクランブルパタンに同期したデスク
ランブルパタンを並列処理にて発生することができる並
列型デスクランブラ位相同期回路を提供することにあ
る。
【００２２】
【課題を解決するための手段】以上の目的を達成するた
めに本発明は、生成多項式Ｘn ＋Ｘm ＋１（ｎ，ｍは整
数で、かつｎ＞ｍ）の擬似ランダムパタンを２n ／ｋビ
ットずつ位相をずらして形成されている並列度ｋの並列
スクランブルパターンに基づき、生成多項式Ｘn ＋Ｘm
＋１の擬似ランダムパタンの少なくともｎビット分を再
生する例えばシリアルスクランブルパタン再生演算部な
どの再生手段と、生成多項式Ｘn ＋Ｘm＋１の擬似ラン
ダムパタンを発生するものであり、ｎビットの初期状態
データを並列的に取り込むことができる、例えばｎ個の
遅延回路および演算回路から構成される発生手段と、所
定のタイミングで、擬似ランダムパタン再生手段によっ
て再生された擬似ランダムパタンを初期状態データとし
て前記擬似ランダムパタン発生手段に設定する、例えば
ｎ個のセレクタから構成される設定手段と、前記擬似ラ
ンダムパタン発生手段が発生する擬似ランダムパタンを
２n ／ｋビットずつ位相をずらして並列度ｋの並列デス
クランブルパターンを生成する例えばパラレルデスクラ
ンブルパタン生成演算部３などの生成手段とを具備し
た。
めに本発明は、生成多項式Ｘn ＋Ｘm ＋１（ｎ，ｍは整
数で、かつｎ＞ｍ）の擬似ランダムパタンを２n ／ｋビ
ットずつ位相をずらして形成されている並列度ｋの並列
スクランブルパターンに基づき、生成多項式Ｘn ＋Ｘm
＋１の擬似ランダムパタンの少なくともｎビット分を再
生する例えばシリアルスクランブルパタン再生演算部な
どの再生手段と、生成多項式Ｘn ＋Ｘm＋１の擬似ラン
ダムパタンを発生するものであり、ｎビットの初期状態
データを並列的に取り込むことができる、例えばｎ個の
遅延回路および演算回路から構成される発生手段と、所
定のタイミングで、擬似ランダムパタン再生手段によっ
て再生された擬似ランダムパタンを初期状態データとし
て前記擬似ランダムパタン発生手段に設定する、例えば
ｎ個のセレクタから構成される設定手段と、前記擬似ラ
ンダムパタン発生手段が発生する擬似ランダムパタンを
２n ／ｋビットずつ位相をずらして並列度ｋの並列デス
クランブルパターンを生成する例えばパラレルデスクラ
ンブルパタン生成演算部３などの生成手段とを具備し
た。
【００２３】
【作用】このような手段を講じたことにより、並列デス
クランブルパタンは、発生手段および生成手段によっ
て、到来する並列スクランブルパタンと同様に、生成多
項式Ｘn ＋Ｘm ＋１（ｎ，ｍは整数で、かつｎ＞ｍ）の
擬似ランダムパタンを２n／ｋビットずつ位相をずらし
て形成されるが、発生手段の初期状態は、到来する並列
スクランブルパタンに基づいて再生手段が再生する生成
多項式Ｘn ＋Ｘm ＋１の擬似ランダムパタンの少なくと
もｎビット分に一致されるので、到来する並列スクラン
ブルパタンに同期した並列デスクランブルパタンが発生
される。
クランブルパタンは、発生手段および生成手段によっ
て、到来する並列スクランブルパタンと同様に、生成多
項式Ｘn ＋Ｘm ＋１（ｎ，ｍは整数で、かつｎ＞ｍ）の
擬似ランダムパタンを２n／ｋビットずつ位相をずらし
て形成されるが、発生手段の初期状態は、到来する並列
スクランブルパタンに基づいて再生手段が再生する生成
多項式Ｘn ＋Ｘm ＋１の擬似ランダムパタンの少なくと
もｎビット分に一致されるので、到来する並列スクラン
ブルパタンに同期した並列デスクランブルパタンが発生
される。
【００２４】
【実施例】以下、図面を参照して本発明の一実施例につ
き説明する。図１は本実施例に係る並列形デスクランブ
ラ位相同期回路の概略構成を示す図である。この図に示
すように本実施例の並列形デスクランブラ位相同期回路
は、シリアルスクランブルパタン再生演算部１、デスク
ランブルパタン発生部２およびパラレルデスクランブル
パタン生成演算部３より構成されている。
き説明する。図１は本実施例に係る並列形デスクランブ
ラ位相同期回路の概略構成を示す図である。この図に示
すように本実施例の並列形デスクランブラ位相同期回路
は、シリアルスクランブルパタン再生演算部１、デスク
ランブルパタン発生部２およびパラレルデスクランブル
パタン生成演算部３より構成されている。
【００２５】シリアルスクランブルパタン再生演算部１
は、並列度ｋの並列受信データＳ１中に挿入されている
パラレルスクランブルパタンに基づいて、おのおの１ビ
ットずつ位相がずれたｎ本のシリアルスクランブルパタ
ンＳ２−１，Ｓ２−２…，Ｓ２−ｎを再生する。なおｎ
は、スクランブルパタンおよびデスクランブルパタンの
生成多項式の次数である。
は、並列度ｋの並列受信データＳ１中に挿入されている
パラレルスクランブルパタンに基づいて、おのおの１ビ
ットずつ位相がずれたｎ本のシリアルスクランブルパタ
ンＳ２−１，Ｓ２−２…，Ｓ２−ｎを再生する。なおｎ
は、スクランブルパタンおよびデスクランブルパタンの
生成多項式の次数である。
【００２６】デスクランブルパタン発生部２は、生成多
項式Ｘn ＋Ｘm ＋１（ｎ，ｍは整数で、かつｎ＞ｍ）の
擬似ランダムパタンを発生するものであり、ｎ個の遅延
回路１１−１，１１−２…，１１−ｎ、ｎ個のセレクタ
１２−１，１２−２…，１２−ｎおよび演算回路１３か
らなる。遅延回路１１−１〜１１−ｎは、セレクタ１２
−２〜１２−ｎを介して直列に接続されている。演算回
路１３には、最終段の遅延回路１１−ｎを含む所定の遅
延回路の出力が入力されており、これらの入力に対して
所定の演算を行う。この演算回路１３の出力は、セレク
タ１２−１を介して１段目の遅延回路１１−１に入力さ
れている。セレクタ１２−１〜１２−ｎには、演算回路
１３または遅延回路の出力のほかに、シリアルスクラン
ブルパタンＳ２−１〜Ｓ２−ｎがそれぞれ入力されてお
り、セレクト信号に従って、演算回路１３または遅延回
路の出力とシリアルスクランブルパタンＳ２−１〜Ｓ２
−ｎとのいずれかを選択出力する。そして遅延回路１１
−１〜１１−ｎのそれぞれの出力Ｓ３−１，Ｓ３−２
…，Ｓ３−ｎは、パラレルデスクランブルパタン生成演
算部３へと出力される。
項式Ｘn ＋Ｘm ＋１（ｎ，ｍは整数で、かつｎ＞ｍ）の
擬似ランダムパタンを発生するものであり、ｎ個の遅延
回路１１−１，１１−２…，１１−ｎ、ｎ個のセレクタ
１２−１，１２−２…，１２−ｎおよび演算回路１３か
らなる。遅延回路１１−１〜１１−ｎは、セレクタ１２
−２〜１２−ｎを介して直列に接続されている。演算回
路１３には、最終段の遅延回路１１−ｎを含む所定の遅
延回路の出力が入力されており、これらの入力に対して
所定の演算を行う。この演算回路１３の出力は、セレク
タ１２−１を介して１段目の遅延回路１１−１に入力さ
れている。セレクタ１２−１〜１２−ｎには、演算回路
１３または遅延回路の出力のほかに、シリアルスクラン
ブルパタンＳ２−１〜Ｓ２−ｎがそれぞれ入力されてお
り、セレクト信号に従って、演算回路１３または遅延回
路の出力とシリアルスクランブルパタンＳ２−１〜Ｓ２
−ｎとのいずれかを選択出力する。そして遅延回路１１
−１〜１１−ｎのそれぞれの出力Ｓ３−１，Ｓ３−２
…，Ｓ３−ｎは、パラレルデスクランブルパタン生成演
算部３へと出力される。
【００２７】パラレルデスクランブルパタン生成演算部
３は、デスクランブルパタン発生部２の出力Ｓ３−１〜
Ｓ３−ｎを、並列度ｋのパラレルデスクランブルパタン
Ｓ４に変換する。
３は、デスクランブルパタン発生部２の出力Ｓ３−１〜
Ｓ３−ｎを、並列度ｋのパラレルデスクランブルパタン
Ｓ４に変換する。
【００２８】次に以上のように構成された並列形デスク
ランブラ位相同期回路の概略的な動作を説明する。セレ
クタ１２−１〜１２−ｎが、同期引込みを開始するため
にセレクト信号に基づいてシリアルスクランブルパタン
Ｓ２−１〜Ｓ２−ｎを選択すると、ｎ個の遅延回路１１
−１〜１１−ｎは、シリアルスクランブルパタンＳ２−
１〜Ｓ２−ｎのそれぞれの１ビット分を一斉に取り込
む。そして遅延回路１１−１〜１１−ｎはそれぞれ、取
り込んだデータを１ビット遅延後に出力する。このの
ち、再びセレクタ１２−１〜１２−ｎが演算回路１３ま
たは遅延回路の側を選択すると、遅延回路１２−１〜１
２−ｎおよび演算回路１３にてデータが巡回して、遅延
回路１２−１〜１２−ｎのそれぞれの出力Ｓ３−１〜Ｓ
３−ｎには生成多項式Ｘn＋Ｘm ＋１の擬似ランダムパ
タンが生じる。ただし、Ｓ３−１〜Ｓ３−ｎは、それぞ
れ１ビットずつ位相がずれている。
ランブラ位相同期回路の概略的な動作を説明する。セレ
クタ１２−１〜１２−ｎが、同期引込みを開始するため
にセレクト信号に基づいてシリアルスクランブルパタン
Ｓ２−１〜Ｓ２−ｎを選択すると、ｎ個の遅延回路１１
−１〜１１−ｎは、シリアルスクランブルパタンＳ２−
１〜Ｓ２−ｎのそれぞれの１ビット分を一斉に取り込
む。そして遅延回路１１−１〜１１−ｎはそれぞれ、取
り込んだデータを１ビット遅延後に出力する。このの
ち、再びセレクタ１２−１〜１２−ｎが演算回路１３ま
たは遅延回路の側を選択すると、遅延回路１２−１〜１
２−ｎおよび演算回路１３にてデータが巡回して、遅延
回路１２−１〜１２−ｎのそれぞれの出力Ｓ３−１〜Ｓ
３−ｎには生成多項式Ｘn＋Ｘm ＋１の擬似ランダムパ
タンが生じる。ただし、Ｓ３−１〜Ｓ３−ｎは、それぞ
れ１ビットずつ位相がずれている。
【００２９】このように生成多項式Ｘn ＋Ｘm ＋１の擬
似ランダムパタンをなす、遅延回路１２−１〜１２−ｎ
の出力Ｓ３−１〜Ｓ３−ｎは、パラレルデスクランブル
パタン生成演算部３にて、演算が施され、ｋビットの並
列デスクランブルパタンＳ４に変換される。
似ランダムパタンをなす、遅延回路１２−１〜１２−ｎ
の出力Ｓ３−１〜Ｓ３−ｎは、パラレルデスクランブル
パタン生成演算部３にて、演算が施され、ｋビットの並
列デスクランブルパタンＳ４に変換される。
【００３０】ところでシリアルスクランブルパタン再生
演算部１は、パラレルスクランブルパタンを生成するた
めにシリアルスクランブルパタンに対して施した処理と
は逆の処理を行うことにより、パラレルスクランブルパ
タンを生成するために用いられたｎ本のシリアルスクラ
ンブルパタンＳ２−１〜Ｓ２−ｎを再生し、出力してい
る。なお、ｋ＞ｎであれば、シリアルスクランブルパタ
ン再生演算部１は同時に入力されるｋビットによりｎ本
のシリアルスクランブルパタンＳ２−１〜Ｓ２−ｎを再
生可能である。しかしｋ＜ｎである場合には、同時に入
力されるｋビットでは情報が足りず、ｎ本のシリアルス
クランブルパタンＳ２−１〜Ｓ２−ｎを再生することが
できない。この場合には、シリアルスクランブルパタン
再生演算部１は、ｋビットのデータを数バイト（＝ｍ）
保持し、ｍ×ｋビットのデータとしてから演算を行う。
かくして、並列受信データＳ１に位相が同期したパラレ
ルデスクランブルパタンＳ４が得られる。
演算部１は、パラレルスクランブルパタンを生成するた
めにシリアルスクランブルパタンに対して施した処理と
は逆の処理を行うことにより、パラレルスクランブルパ
タンを生成するために用いられたｎ本のシリアルスクラ
ンブルパタンＳ２−１〜Ｓ２−ｎを再生し、出力してい
る。なお、ｋ＞ｎであれば、シリアルスクランブルパタ
ン再生演算部１は同時に入力されるｋビットによりｎ本
のシリアルスクランブルパタンＳ２−１〜Ｓ２−ｎを再
生可能である。しかしｋ＜ｎである場合には、同時に入
力されるｋビットでは情報が足りず、ｎ本のシリアルス
クランブルパタンＳ２−１〜Ｓ２−ｎを再生することが
できない。この場合には、シリアルスクランブルパタン
再生演算部１は、ｋビットのデータを数バイト（＝ｍ）
保持し、ｍ×ｋビットのデータとしてから演算を行う。
かくして、並列受信データＳ１に位相が同期したパラレ
ルデスクランブルパタンＳ４が得られる。
【００３１】続いて、本実施例の並列形デスクランブラ
位相同期回路につき、さらに具体的に詳しく説明する。
図２はであリ、ｎ＝３，ｍ＝１，ｋ＝４の場合に対応す
る構成である。なお、図１と同一部分には同一符号を付
し、その詳細な説明は省略する。
位相同期回路につき、さらに具体的に詳しく説明する。
図２はであリ、ｎ＝３，ｍ＝１，ｋ＝４の場合に対応す
る構成である。なお、図１と同一部分には同一符号を付
し、その詳細な説明は省略する。
【００３２】この並列形デスクランブラ位相同期回路
は、ｎ＝３であるので、デスクランブルパタン発生部２
には、３つの遅延回路１１−１，１１−２，１１−３
と、３つのセレクタ１２−１，１２−２，１２−３が設
けられている。また演算回路１３は、１つ目の遅延回路
１１−１の出力と３つ目の遅延回路１１−３の出力との
排他的論理和をとる排他的論理和回路により構成されて
いる。
は、ｎ＝３であるので、デスクランブルパタン発生部２
には、３つの遅延回路１１−１，１１−２，１１−３
と、３つのセレクタ１２−１，１２−２，１２−３が設
けられている。また演算回路１３は、１つ目の遅延回路
１１−１の出力と３つ目の遅延回路１１−３の出力との
排他的論理和をとる排他的論理和回路により構成されて
いる。
【００３３】シリアルスクランブルパタン再生演算部１
は、排他的論理和回路１４，１５からなる。排他的論理
和回路１４は、並列受信データＳ１のうちの＃１と＃２
が入力されており、この２つのデータの排他的論理和を
シリアルスクランブルパタンＳ２−１として出力する。
排他的論理和回路１５は、並列受信データＳ１のうちの
＃１，＃２，＃３が入力されており、この３つのデータ
の排他的論理和をシリアルスクランブルパタンＳ２−３
として出力する。なおシリアルスクランブルパタン再生
演算部１は、並列受信データＳ１のうちの＃２をそのま
まシリアルスクランブルパタンＳ２−２として出力す
る。
は、排他的論理和回路１４，１５からなる。排他的論理
和回路１４は、並列受信データＳ１のうちの＃１と＃２
が入力されており、この２つのデータの排他的論理和を
シリアルスクランブルパタンＳ２−１として出力する。
排他的論理和回路１５は、並列受信データＳ１のうちの
＃１，＃２，＃３が入力されており、この３つのデータ
の排他的論理和をシリアルスクランブルパタンＳ２−３
として出力する。なおシリアルスクランブルパタン再生
演算部１は、並列受信データＳ１のうちの＃２をそのま
まシリアルスクランブルパタンＳ２−２として出力す
る。
【００３４】パラレルデスクランブルパタン生成演算部
３は、排他的論理和回路１６，１７からなる。排他的論
理和回路１６は、遅延回路１１−１，１１−２，１１−
３のそれぞれの出力Ｓ３−１，Ｓ３−２，Ｓ３−３が全
て入力されており、この３つのデータの排他的論理和
を、パラレルデスクランブルパタンＳ４のうちの＃３と
して出力する。排他的論理和回路１７は、遅延回路１１
−１，１１−２のそれぞれの出力Ｓ３−１，Ｓ３−２が
入力されており、この２つのデータの排他的論理和を、
パラレルデスクランブルパタンＳ４のうちの＃４として
出力する。なおパラレルデスクランブルパタン生成演算
部３は、遅延回路１１−３の出力Ｓ３−３をそのままパ
ラレルデスクランブルパタンＳ４のうちの＃１として、
また遅延回路１１−１の出力Ｓ３−１をそのままパラレ
ルデスクランブルパタンＳ４のうちの＃２として出力す
る。
３は、排他的論理和回路１６，１７からなる。排他的論
理和回路１６は、遅延回路１１−１，１１−２，１１−
３のそれぞれの出力Ｓ３−１，Ｓ３−２，Ｓ３−３が全
て入力されており、この３つのデータの排他的論理和
を、パラレルデスクランブルパタンＳ４のうちの＃３と
して出力する。排他的論理和回路１７は、遅延回路１１
−１，１１−２のそれぞれの出力Ｓ３−１，Ｓ３−２が
入力されており、この２つのデータの排他的論理和を、
パラレルデスクランブルパタンＳ４のうちの＃４として
出力する。なおパラレルデスクランブルパタン生成演算
部３は、遅延回路１１−３の出力Ｓ３−３をそのままパ
ラレルデスクランブルパタンＳ４のうちの＃１として、
また遅延回路１１−１の出力Ｓ３−１をそのままパラレ
ルデスクランブルパタンＳ４のうちの＃２として出力す
る。
【００３５】次に以上のような構成の並列形デスクラン
ブラ位相同期回路の動作を説明する。まずセレクタ１２
−１，１２−２，１２−３がそれぞれ、演算回路１３お
よび遅延回路１１−１，１１−２の出力を選択している
状態では、遅延回路１１−１，１１−２，１１−３が直
列に接続されるとともに、遅延回路１１−１，１１−３
のそれぞれの出力が演算回路１３に入力され、さらに演
算回路１３の出力が遅延回路１２−１に入力されてい
る。従って、デスクランブルパタン発生部２とパラレル
デスクランブルパタン生成演算部３とで、図５に示す並
列スクランブルパタン発生回路と同等な回路が構成され
ており、図５に示す並列スクランブルパタン発生回路と
同等な動作がなされる。すなわち、遅延回路１１−３の
出力Ｓ３−３は、ある時刻ｔi での各遅延回路１１−
１，１１−２，１１−３の出力をα1 ，α2 ，α3 とす
ると、
ブラ位相同期回路の動作を説明する。まずセレクタ１２
−１，１２−２，１２−３がそれぞれ、演算回路１３お
よび遅延回路１１−１，１１−２の出力を選択している
状態では、遅延回路１１−１，１１−２，１１−３が直
列に接続されるとともに、遅延回路１１−１，１１−３
のそれぞれの出力が演算回路１３に入力され、さらに演
算回路１３の出力が遅延回路１２−１に入力されてい
る。従って、デスクランブルパタン発生部２とパラレル
デスクランブルパタン生成演算部３とで、図５に示す並
列スクランブルパタン発生回路と同等な回路が構成され
ており、図５に示す並列スクランブルパタン発生回路と
同等な動作がなされる。すなわち、遅延回路１１−３の
出力Ｓ３−３は、ある時刻ｔi での各遅延回路１１−
１，１１−２，１１−３の出力をα1 ，α2 ，α3 とす
ると、
【００３６】
【数２】 の如く変化して行く。
【００３７】なお、遅延回路１１−１，１１−２の出力
Ｓ３−１，Ｓ３−２は、Ｓ３−１がＳ３−３より２ビッ
ト分、またＳ３−２がＳ３−３より１ビット分位相が進
んでいるのみで、同様に変化して行く。
Ｓ３−１，Ｓ３−２は、Ｓ３−１がＳ３−３より２ビッ
ト分、またＳ３−２がＳ３−３より１ビット分位相が進
んでいるのみで、同様に変化して行く。
【００３８】パラレルデスクランブルパタン生成演算部
３では、パラレルデスクランブルパタンのうちの＃１を
Ｘ3 からとるとすると、＃２は位相が ｌ＝Ｚn ／ｋ にて求まるビット分、すなわちここでは２ビットずれて
いるので、Ｘ1 からとれば良い。また＃３はＸ1 、Ｘ2
およびＸ3 の排他的論理和演算出力を、そして＃４はＸ
1 およびＸ2 の排他的論理和演算出力をとれば良い。
３では、パラレルデスクランブルパタンのうちの＃１を
Ｘ3 からとるとすると、＃２は位相が ｌ＝Ｚn ／ｋ にて求まるビット分、すなわちここでは２ビットずれて
いるので、Ｘ1 からとれば良い。また＃３はＸ1 、Ｘ2
およびＸ3 の排他的論理和演算出力を、そして＃４はＸ
1 およびＸ2 の排他的論理和演算出力をとれば良い。
【００３９】そこで、パラレルデスクランブルパタン生
成演算部３は、遅延回路１１−３の出力Ｓ３−３を＃
１、遅延回路１１−１の出力Ｓ３−１を＃２、排他的論
理和回路１６によって遅延回路１１−１，１１−２，１
１−３のそれぞれの出力Ｓ３−１−，Ｓ３−２，Ｓ３−
３の排他的論理和をとった演算結果を＃３、そして排他
的論理和回路１７によって遅延回路１１−１，１１−２
のそれぞれの出力Ｓ３−１−，Ｓ３−２の排他的論理和
をとった演算結果を＃４としてそれぞれ出力することに
より、パラレルデスクランブルパタンＳ４を生成する。
成演算部３は、遅延回路１１−３の出力Ｓ３−３を＃
１、遅延回路１１−１の出力Ｓ３−１を＃２、排他的論
理和回路１６によって遅延回路１１−１，１１−２，１
１−３のそれぞれの出力Ｓ３−１−，Ｓ３−２，Ｓ３−
３の排他的論理和をとった演算結果を＃３、そして排他
的論理和回路１７によって遅延回路１１−１，１１−２
のそれぞれの出力Ｓ３−１−，Ｓ３−２の排他的論理和
をとった演算結果を＃４としてそれぞれ出力することに
より、パラレルデスクランブルパタンＳ４を生成する。
【００４０】ところでシリアルスクランブルパタン再生
演算部１は、パラレルスクランブルパタンを生成するた
めにシリアルスクランブルパタンに対して施した処理と
は逆の処理、すなわちパラレルデスクランブルパタン生
成演算回路３の逆変換を行えば良いが、並列受信データ
Ｓ１は、遅延回路１１−１，１１−２，１１−３のいず
れかで遅延されたのちに出力されるので、並列受信デー
タＳ１とパラレルデスクランブルパタンＳ４との位相を
合わせるために、あらかじめ１ビット前の演算結果を得
られるように演算する。
演算部１は、パラレルスクランブルパタンを生成するた
めにシリアルスクランブルパタンに対して施した処理と
は逆の処理、すなわちパラレルデスクランブルパタン生
成演算回路３の逆変換を行えば良いが、並列受信データ
Ｓ１は、遅延回路１１−１，１１−２，１１−３のいず
れかで遅延されたのちに出力されるので、並列受信デー
タＳ１とパラレルデスクランブルパタンＳ４との位相を
合わせるために、あらかじめ１ビット前の演算結果を得
られるように演算する。
【００４１】
【数３】
【００４２】そこでシリアルスクランブルパタン再生演
算部１は、排他的論理和回路１４によって並列受信デー
タＳ１のうちの＃１と＃２との排他的論理和をとった演
算結果をシリアルスクランブルパタンＳ２−１、＃２を
シリアルスクランブルパタンＳ２−２、そして排他的論
理和回路１５によって＃１、＃２および＃３の排他的論
理和をとった演算結果をシリアルスクランブルパタンＳ
２−３として出力している。これにより、並列受信デー
タからシリアルスクランブルパタンが再生される。
算部１は、排他的論理和回路１４によって並列受信デー
タＳ１のうちの＃１と＃２との排他的論理和をとった演
算結果をシリアルスクランブルパタンＳ２−１、＃２を
シリアルスクランブルパタンＳ２−２、そして排他的論
理和回路１５によって＃１、＃２および＃３の排他的論
理和をとった演算結果をシリアルスクランブルパタンＳ
２−３として出力している。これにより、並列受信デー
タからシリアルスクランブルパタンが再生される。
【００４３】さて、セレクト信号が同期引込みの実行を
示す状態になると、セレクタ１２−１，１２−２，１２
−３はそれぞれシリアルスクランブルパタンＳ２−１，
Ｓ２−２，Ｓ２−３側を選択する。そうすると、遅延回
路１２−１，１２−２，１２−３には、シリアルスクラ
ンブルパタンＳ２−１，Ｓ２−２，Ｓ２−３が一斉に入
力され、これが取り込まれる。そしてセレクト信号が通
常の状態に戻ると、デスクランブルパタン発生部２は通
常の動作状態に戻る。かくして、デスクランブルパタン
発生部２が発生するパタンは、スクランブルパタンに同
期したものとなり、並列受信データＳ１に同期したパラ
レルデスクランブルパタンＳ４が出力される。
示す状態になると、セレクタ１２−１，１２−２，１２
−３はそれぞれシリアルスクランブルパタンＳ２−１，
Ｓ２−２，Ｓ２−３側を選択する。そうすると、遅延回
路１２−１，１２−２，１２−３には、シリアルスクラ
ンブルパタンＳ２−１，Ｓ２−２，Ｓ２−３が一斉に入
力され、これが取り込まれる。そしてセレクト信号が通
常の状態に戻ると、デスクランブルパタン発生部２は通
常の動作状態に戻る。かくして、デスクランブルパタン
発生部２が発生するパタンは、スクランブルパタンに同
期したものとなり、並列受信データＳ１に同期したパラ
レルデスクランブルパタンＳ４が出力される。
【００４４】以上のように本実施例によれば、デスクラ
ンブルパタン発生部２およびパラレルデスクランブルパ
タン生成演算部３とをスクランブルパタン発生回路と同
様な構成とした上で、シリアルスクランブルパタン再生
演算部１が到来するパラレルスクランブルパタンからス
クランブルパタン発生回路の各遅延回路の状態をシリア
ルスクランブルパタン再生演算部１が再生し、この再生
した状態にデスクランブルパタン発生部２を一致させる
ことにより同期引込みを実現する。従って、パラレルス
クランブルパタンに同期したパラレルデスクランブルパ
タンを、単一の回路にてパラレル処理にて生成すること
ができる。なお本発明は上記実施例に限定されるもので
はなく、本発明の要旨を逸脱しない範囲で種々の変形実
施が可能である。
ンブルパタン発生部２およびパラレルデスクランブルパ
タン生成演算部３とをスクランブルパタン発生回路と同
様な構成とした上で、シリアルスクランブルパタン再生
演算部１が到来するパラレルスクランブルパタンからス
クランブルパタン発生回路の各遅延回路の状態をシリア
ルスクランブルパタン再生演算部１が再生し、この再生
した状態にデスクランブルパタン発生部２を一致させる
ことにより同期引込みを実現する。従って、パラレルス
クランブルパタンに同期したパラレルデスクランブルパ
タンを、単一の回路にてパラレル処理にて生成すること
ができる。なお本発明は上記実施例に限定されるもので
はなく、本発明の要旨を逸脱しない範囲で種々の変形実
施が可能である。
【００４５】
【発明の効果】本発明によれば、生成多項式Ｘn ＋Ｘm
＋１（ｎ，ｍは整数で、かつｎ＞ｍ）の擬似ランダムパ
タンを２n ／ｋビットずつ位相をずらして形成されてい
る並列度ｋの並列スクランブルパターンに基づき、生成
多項式Ｘn ＋Ｘm ＋１の擬似ランダムパタンの少なくと
もｎビット分を再生する例えばシリアルスクランブルパ
タン再生演算部などの再生手段と、生成多項式Ｘn ＋Ｘ
m ＋１の擬似ランダムパタンを発生するものであり、ｎ
ビットの初期状態データを並列的に取り込むことができ
る、例えばｎ個の遅延回路および演算回路から構成され
る発生手段と、所定のタイミングで、擬似ランダムパタ
ン再生手段によって再生された擬似ランダムパタンを初
期状態データとして前記擬似ランダムパタン発生手段に
設定する、例えばｎ個のセレクタから構成される設定手
段と、前記擬似ランダムパタン発生手段が発生する擬似
ランダムパタンを２n ／ｋビットずつ位相をずらして並
列度ｋの並列デスクランブルパターンを生成する例えば
パラレルデスクランブルパタン生成演算部３などの生成
手段とを具備したので、回路規模の増大を抑えた上で、
スクランブルパタンに同期したデスクランブルパタンを
並列処理にて発生することができる並列型デスクランブ
ラ位相同期回路となる。
＋１（ｎ，ｍは整数で、かつｎ＞ｍ）の擬似ランダムパ
タンを２n ／ｋビットずつ位相をずらして形成されてい
る並列度ｋの並列スクランブルパターンに基づき、生成
多項式Ｘn ＋Ｘm ＋１の擬似ランダムパタンの少なくと
もｎビット分を再生する例えばシリアルスクランブルパ
タン再生演算部などの再生手段と、生成多項式Ｘn ＋Ｘ
m ＋１の擬似ランダムパタンを発生するものであり、ｎ
ビットの初期状態データを並列的に取り込むことができ
る、例えばｎ個の遅延回路および演算回路から構成され
る発生手段と、所定のタイミングで、擬似ランダムパタ
ン再生手段によって再生された擬似ランダムパタンを初
期状態データとして前記擬似ランダムパタン発生手段に
設定する、例えばｎ個のセレクタから構成される設定手
段と、前記擬似ランダムパタン発生手段が発生する擬似
ランダムパタンを２n ／ｋビットずつ位相をずらして並
列度ｋの並列デスクランブルパターンを生成する例えば
パラレルデスクランブルパタン生成演算部３などの生成
手段とを具備したので、回路規模の増大を抑えた上で、
スクランブルパタンに同期したデスクランブルパタンを
並列処理にて発生することができる並列型デスクランブ
ラ位相同期回路となる。
【図１】本発明の一実施例に係る並列形デスクランブラ
位相同期回路の概略構成を示す図。
位相同期回路の概略構成を示す図。
【図２】本発明の一実施例の並列形デスクランブラ位相
同期回路の具体的な構成を示す図。
同期回路の具体的な構成を示す図。
【図３】従来技術を説明する図。
【図４】従来技術を説明する図。
【図５】従来技術を説明する図。
【図６】従来技術を説明する図。
１…シリアルスクランブルパタン再生演算部１ ２…デスクランブルパタン発生部 ３…パラレルデスクランブルパタン生成演算部 １１−１，１１−２…，１１−ｎ…遅延回路 １２−１，１２−２…，１２−ｎ…セレクタ １３…演算回路
Claims (1)
- 【請求項１】 生成多項式Ｘn ＋Ｘm ＋１（ｎ，ｍは整
数で、かつｎ＞ｍ）の擬似ランダムパタンを２n ／ｋビ
ットずつ位相をずらして形成されている並列度ｋの並列
スクランブルパターンに基づき、生成多項式Ｘn ＋Ｘm
＋１の擬似ランダムパタンの少なくともｎビット分を再
生する再生手段と、 生成多項式Ｘn ＋Ｘm ＋１の擬似ランダムパタンを発生
するものであり、ｎビットの初期状態データを並列的に
取り込むことができる発生手段と、 所定のタイミングで、擬似ランダムパタン再生手段によ
って再生された擬似ランダムパタンを初期状態データと
して前記擬似ランダムパタン発生手段に設定する設定手
段と、 前記擬似ランダムパタン発生手段が発生する擬似ランダ
ムパタンを２n ／ｋビットずつ位相をずらして並列度ｋ
の並列デスクランブルパターンを生成する生成手段とを
具備したことを特徴とする並列型デスクランブラ位相同
期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158382A JPH0715420A (ja) | 1993-06-29 | 1993-06-29 | 並列型デスクランブラ位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158382A JPH0715420A (ja) | 1993-06-29 | 1993-06-29 | 並列型デスクランブラ位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0715420A true JPH0715420A (ja) | 1995-01-17 |
Family
ID=15670499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5158382A Pending JPH0715420A (ja) | 1993-06-29 | 1993-06-29 | 並列型デスクランブラ位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715420A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110161544A1 (en) * | 2009-12-29 | 2011-06-30 | Juniper Networks, Inc. | Low latency serial memory interface |
-
1993
- 1993-06-29 JP JP5158382A patent/JPH0715420A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110161544A1 (en) * | 2009-12-29 | 2011-06-30 | Juniper Networks, Inc. | Low latency serial memory interface |
| US8452908B2 (en) * | 2009-12-29 | 2013-05-28 | Juniper Networks, Inc. | Low latency serial memory interface |
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