JP3283403B2 - 周期冗長検査方式の誤り検出符号生成装置及び誤り検出装置 - Google Patents
周期冗長検査方式の誤り検出符号生成装置及び誤り検出装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、周期冗長検査（以下
「ＣＲＣ（Cyclic Redundancy Check)」という。）方式
の誤り検出符号（以下「ＣＲＣ符号」という。）を生成
するＣＲＣ方式の誤り検出符号生成装置に関する。
「ＣＲＣ（Cyclic Redundancy Check)」という。）方式
の誤り検出符号（以下「ＣＲＣ符号」という。）を生成
するＣＲＣ方式の誤り検出符号生成装置に関する。
【０００２】また、この発明は、ＣＲＣ符号を付加され
た受信データの誤りを検出するＣＲＣ方式の誤り検出装
置に関する。
た受信データの誤りを検出するＣＲＣ方式の誤り検出装
置に関する。
【０００３】
【従来の技術】一般に、ディジタル伝送においては、デ
ータの受信誤りを検出する誤り検出方式として、誤り検
出符号を用いる誤り検出符号方式が採用されている。こ
の誤り検出符号方式においては、誤り検出符号として、
通常、ＣＲＣ符号が用いられる。
ータの受信誤りを検出する誤り検出方式として、誤り検
出符号を用いる誤り検出符号方式が採用されている。こ
の誤り検出符号方式においては、誤り検出符号として、
通常、ＣＲＣ符号が用いられる。
【０００４】誤り検出符号として、ＣＲＣ符号を用いる
誤り検出符号方式、すなわち、ＣＲＣ方式においては、
送信側で、生成多項式を使ってＣＲＣ符号を生成し、こ
れを伝送データに付加し、受信側で受信データを生成多
項式で割ることにより、受信誤りを検出するようになっ
ている。
誤り検出符号方式、すなわち、ＣＲＣ方式においては、
送信側で、生成多項式を使ってＣＲＣ符号を生成し、こ
れを伝送データに付加し、受信側で受信データを生成多
項式で割ることにより、受信誤りを検出するようになっ
ている。
【０００５】ＣＲＣ符号は、伝送データに生成多項式の
最高次の項を掛け、この最高次の項を掛けられた伝送デ
ータ（以下「変形伝送データ」という。）を生成多項式
で割ることにより生成される。この場合、ＣＲＣ符号
は、割り算の余りによって表される。
最高次の項を掛け、この最高次の項を掛けられた伝送デ
ータ（以下「変形伝送データ」という。）を生成多項式
で割ることにより生成される。この場合、ＣＲＣ符号
は、割り算の余りによって表される。
【０００６】変形伝送データを生成多項式で割ってＣＲ
Ｃ符号を生成するＣＲＣ符号生成装置と、受信データを
生成多項式で割って受信誤りを検出する誤り検出装置
は、通常、シフトレジスタを構成するための複数の遅延
回路とこの複数の遅延回路の遅延出力の排他的論理和を
とる排他的論理和回路を用いて構成される。
Ｃ符号を生成するＣＲＣ符号生成装置と、受信データを
生成多項式で割って受信誤りを検出する誤り検出装置
は、通常、シフトレジスタを構成するための複数の遅延
回路とこの複数の遅延回路の遅延出力の排他的論理和を
とる排他的論理和回路を用いて構成される。
【０００７】遅延回路と排他的論理和回路を用いてＣＲ
Ｃ符号生成装置や誤り検出装置を構成する場合、従来
は、これらの回路を生成多項式に従って直列に配列する
ようになっていた。
Ｃ符号生成装置や誤り検出装置を構成する場合、従来
は、これらの回路を生成多項式に従って直列に配列する
ようになっていた。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな構成においては、遅延回路をデータ伝送速度と同じ
速度で駆動しなければならないため、データ伝送速度が
速くなると、高速の回路素子が必要になり、装置の実現
が困難になるという問題があった。
うな構成においては、遅延回路をデータ伝送速度と同じ
速度で駆動しなければならないため、データ伝送速度が
速くなると、高速の回路素子が必要になり、装置の実現
が困難になるという問題があった。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、第１の本発明は、変形伝送データをＮ次の生成多項
式で割ることにより、誤り検出符号を生成する、第１〜
第Ｎのレジスタと１又は複数の排他的論理和手段とを直
列配置した誤り検出符号生成装置と等価なものであっ
て、Ｍ（Ｍは２以上の整数であり、Ｎの１以外の約数と
なっている）個の処理手段が並列に設けられている、周
期冗長検査方式の誤り検出符号生成装置であって、
（１）前記変形伝送データにおける第ｍ（ｍは１〜Ｍの
整数）のビット及び第ｍのビットからＭの倍数だけ離れ
たビットからなる第ｍの分割変形伝送データを前記第ｍ
の処理手段に出力するシリアル／パラレル変換手段を有
し、（２）前記第ｍの処理手段は、（２−１）前記直列
配置の誤り検出符号生成装置における第ｍのレジスタ及
び第ｍのレジスタからＭの倍数の数だけ離れたレジスタ
に相当する複数個のレジスタでなり、前記第ｍの分割変
形伝送データが入力されてシフトする遅延手段と、（２
−２）前記直列配置の誤り検出符号生成装置における前
記第ｍのレジスタ及び前記第ｍのレジスタからＭの倍数
の数だけ離れたレジスタの中の隣り合う２個のレジスタ
間に接続される前記排他的論理和手段に相当するもので
あって、これら２個のレジスタに対応する前記遅延手段
のレジスタの間に介挿される第１の排他的論理和手段
と、（２−３）前記直列配置の誤り検出符号生成装置に
おける第ｍ＋Ｍ×（ｉｎｔ（Ｎ／Ｍ）−１）のレジスタ
と前記第Ｎのレジスタの間に接続される前記排他的論理
和手段に相当するものであって、前記遅延手段の最終段
のレジスタの後段に直列に接続される第２の排他的論理
和手段と（ここで、ｉｎｔ（Ｎ／Ｍ）はＮ／Ｍの整数
値）、（２−４）前記遅延手段の初段のレジスタから出
力されるデータと、前記第ｍの分割変形伝送データとの
排他的論理和を演算して、第１の排他的論理和データと
して出力する第３の排他的論理和手段とからなり、（３
−１）前記直列配置の誤り検出符号生成装置に おける第
ｎ（ｎは１〜Ｎ−Ｍの整数）のレジスタの出力データを
入力する排他的論理和手段に対応する前記第１の排他的
論理和手段は、さらに、第ｍｏｄ（（Ｍ−ｍｏｄ（ｎ，
Ｍ）＋ｍ），Ｍ）＋１の処理手段の前記第１の排他的論
理和データを入力して、排他的論理和を演算するもので
あり（ここで、ｍｏｄ（Ｎ，Ｍ）はＮをＭで割った余り
値）、（３−２）前記直列配置の誤り検出符号生成装置
における第ｋ（ｋはＮ−Ｍ＋１〜Ｎの整数）のレジスタ
の出力データを入力する排他的論理和手段に対応する前
記第２の排他的論理和手段は、前記第ｍの処理手段にお
ける前記第１の排他的論理和データと、第ｍｏｄ（（Ｍ
−ｍｏｄ（ｋ，Ｍ）＋ｍ），Ｍ）＋１の処理手段におけ
る前記第１の排他的論理和データを入力して、排他的論
理和を演算するものであることを特徴とする。また、第
２の本発明は、周期冗長検査方式の誤り検出符号を付加
された受信データをＮ次の生成多項式で割ることによ
り、受信誤りを検出する、第１〜第Ｎのレジスタと１又
は複数の排他的論理和手段とを直列配置した誤り検出装
置と等価なものであって、Ｍ（Ｍは２以上の整数であ
り、Ｎの１以外の約数となっている）個の処理手段が並
列に設けられている、周期冗長検査方式の誤り検出装置
であって、（１）前記受信データにおける第ｍ（ｍは１
〜Ｍの整数）のビット及び第ｍのビットからＭの倍数だ
け離れたビットからなる第ｍの分割受信データを前記第
ｍの処理手段に出力するシリアル／パラレル変換手段を
有し、（２）前記第ｍの処理手段は、（２−１）前記直
列配置の誤り検出装置における第ｍのレジスタ及び第ｍ
のレジスタからＭの倍数の数だけ離れたレジスタに相当
する複数個のレジスタでなり、前記第ｍの分割受信デー
タが入力されてシフトする遅延手段と、（２−２）前記
直列配置の誤り検出装置における前記第ｍのレジスタ及
び前記第ｍのレジスタからＭの倍数の数だけ離れたレジ
スタの中の隣り合う２個のレジスタ間に接続される前記
排他的論理和手段に相当するものであって、これら２個
のレジスタに対応する前記遅延手段のレジスタの間に介
挿される第１の排他的論理和手段と、（２−３）前記直
列配置の誤り検出装置における第ｍ＋Ｍ×（ｉｎｔ（Ｎ
／Ｍ）−１）のレジスタと前記第Ｎのレジスタの間に接
続される前記排他的論理和手段に相当するものであっ
て、前記遅延手段の最終段のレジスタの後段に直列に接
続される第２の排他的論理和手段と（ここで、ｉｎｔ
（Ｎ／Ｍ）はＮ／ Ｍの整数値）、（２−４）前記遅延手
段の初段のレジスタから出力されるデータと、前記第ｍ
の分割受信データとの排他的論理和を演算して、第１の
排他的論理和データとして出力する第３の排他的論理和
手段とからなり、（３−１）前記直列配置の誤り検出装
置における第ｎ（ｎは１〜Ｎ−Ｍの整数）のレジスタの
出力データを入力する排他的論理和手段に対応する前記
第１の排他的論理和手段は、さらに、第ｍｏｄ（（Ｍ−
ｍｏｄ（ｎ，Ｍ）＋ｍ），Ｍ）＋１の処理手段の前記第
１の排他的論理和データを入力して、排他的論理和を演
算するものであり（ここで、ｍｏｄ（Ｎ，Ｍ）はＮをＭ
で割った余り値）、（３−２）前記直列配置の誤り検出
装置における第ｋ（ｋはＮ−Ｍ＋１〜Ｎの整数）のレジ
スタの出力データを入力する排他的論理和手段に対応す
る前記第２の排他的論理和手段は、前記第ｍの処理手段
における前記第１の排他的論理和データと、第ｍｏｄ
（（Ｍ−ｍｏｄ（ｋ，Ｍ）＋ｍ），Ｍ）＋１の処理手段
における前記第１の排他的論理和データを入力して、排
他的論理和を演算するものであることを特徴とする。
に、第１の本発明は、変形伝送データをＮ次の生成多項
式で割ることにより、誤り検出符号を生成する、第１〜
第Ｎのレジスタと１又は複数の排他的論理和手段とを直
列配置した誤り検出符号生成装置と等価なものであっ
て、Ｍ（Ｍは２以上の整数であり、Ｎの１以外の約数と
なっている）個の処理手段が並列に設けられている、周
期冗長検査方式の誤り検出符号生成装置であって、
（１）前記変形伝送データにおける第ｍ（ｍは１〜Ｍの
整数）のビット及び第ｍのビットからＭの倍数だけ離れ
たビットからなる第ｍの分割変形伝送データを前記第ｍ
の処理手段に出力するシリアル／パラレル変換手段を有
し、（２）前記第ｍの処理手段は、（２−１）前記直列
配置の誤り検出符号生成装置における第ｍのレジスタ及
び第ｍのレジスタからＭの倍数の数だけ離れたレジスタ
に相当する複数個のレジスタでなり、前記第ｍの分割変
形伝送データが入力されてシフトする遅延手段と、（２
−２）前記直列配置の誤り検出符号生成装置における前
記第ｍのレジスタ及び前記第ｍのレジスタからＭの倍数
の数だけ離れたレジスタの中の隣り合う２個のレジスタ
間に接続される前記排他的論理和手段に相当するもので
あって、これら２個のレジスタに対応する前記遅延手段
のレジスタの間に介挿される第１の排他的論理和手段
と、（２−３）前記直列配置の誤り検出符号生成装置に
おける第ｍ＋Ｍ×（ｉｎｔ（Ｎ／Ｍ）−１）のレジスタ
と前記第Ｎのレジスタの間に接続される前記排他的論理
和手段に相当するものであって、前記遅延手段の最終段
のレジスタの後段に直列に接続される第２の排他的論理
和手段と（ここで、ｉｎｔ（Ｎ／Ｍ）はＮ／Ｍの整数
値）、（２−４）前記遅延手段の初段のレジスタから出
力されるデータと、前記第ｍの分割変形伝送データとの
排他的論理和を演算して、第１の排他的論理和データと
して出力する第３の排他的論理和手段とからなり、（３
−１）前記直列配置の誤り検出符号生成装置に おける第
ｎ（ｎは１〜Ｎ−Ｍの整数）のレジスタの出力データを
入力する排他的論理和手段に対応する前記第１の排他的
論理和手段は、さらに、第ｍｏｄ（（Ｍ−ｍｏｄ（ｎ，
Ｍ）＋ｍ），Ｍ）＋１の処理手段の前記第１の排他的論
理和データを入力して、排他的論理和を演算するもので
あり（ここで、ｍｏｄ（Ｎ，Ｍ）はＮをＭで割った余り
値）、（３−２）前記直列配置の誤り検出符号生成装置
における第ｋ（ｋはＮ−Ｍ＋１〜Ｎの整数）のレジスタ
の出力データを入力する排他的論理和手段に対応する前
記第２の排他的論理和手段は、前記第ｍの処理手段にお
ける前記第１の排他的論理和データと、第ｍｏｄ（（Ｍ
−ｍｏｄ（ｋ，Ｍ）＋ｍ），Ｍ）＋１の処理手段におけ
る前記第１の排他的論理和データを入力して、排他的論
理和を演算するものであることを特徴とする。また、第
２の本発明は、周期冗長検査方式の誤り検出符号を付加
された受信データをＮ次の生成多項式で割ることによ
り、受信誤りを検出する、第１〜第Ｎのレジスタと１又
は複数の排他的論理和手段とを直列配置した誤り検出装
置と等価なものであって、Ｍ（Ｍは２以上の整数であ
り、Ｎの１以外の約数となっている）個の処理手段が並
列に設けられている、周期冗長検査方式の誤り検出装置
であって、（１）前記受信データにおける第ｍ（ｍは１
〜Ｍの整数）のビット及び第ｍのビットからＭの倍数だ
け離れたビットからなる第ｍの分割受信データを前記第
ｍの処理手段に出力するシリアル／パラレル変換手段を
有し、（２）前記第ｍの処理手段は、（２−１）前記直
列配置の誤り検出装置における第ｍのレジスタ及び第ｍ
のレジスタからＭの倍数の数だけ離れたレジスタに相当
する複数個のレジスタでなり、前記第ｍの分割受信デー
タが入力されてシフトする遅延手段と、（２−２）前記
直列配置の誤り検出装置における前記第ｍのレジスタ及
び前記第ｍのレジスタからＭの倍数の数だけ離れたレジ
スタの中の隣り合う２個のレジスタ間に接続される前記
排他的論理和手段に相当するものであって、これら２個
のレジスタに対応する前記遅延手段のレジスタの間に介
挿される第１の排他的論理和手段と、（２−３）前記直
列配置の誤り検出装置における第ｍ＋Ｍ×（ｉｎｔ（Ｎ
／Ｍ）−１）のレジスタと前記第Ｎのレジスタの間に接
続される前記排他的論理和手段に相当するものであっ
て、前記遅延手段の最終段のレジスタの後段に直列に接
続される第２の排他的論理和手段と（ここで、ｉｎｔ
（Ｎ／Ｍ）はＮ／ Ｍの整数値）、（２−４）前記遅延手
段の初段のレジスタから出力されるデータと、前記第ｍ
の分割受信データとの排他的論理和を演算して、第１の
排他的論理和データとして出力する第３の排他的論理和
手段とからなり、（３−１）前記直列配置の誤り検出装
置における第ｎ（ｎは１〜Ｎ−Ｍの整数）のレジスタの
出力データを入力する排他的論理和手段に対応する前記
第１の排他的論理和手段は、さらに、第ｍｏｄ（（Ｍ−
ｍｏｄ（ｎ，Ｍ）＋ｍ），Ｍ）＋１の処理手段の前記第
１の排他的論理和データを入力して、排他的論理和を演
算するものであり（ここで、ｍｏｄ（Ｎ，Ｍ）はＮをＭ
で割った余り値）、（３−２）前記直列配置の誤り検出
装置における第ｋ（ｋはＮ−Ｍ＋１〜Ｎの整数）のレジ
スタの出力データを入力する排他的論理和手段に対応す
る前記第２の排他的論理和手段は、前記第ｍの処理手段
における前記第１の排他的論理和データと、第ｍｏｄ
（（Ｍ−ｍｏｄ（ｋ，Ｍ）＋ｍ），Ｍ）＋１の処理手段
における前記第１の排他的論理和データを入力して、排
他的論理和を演算するものであることを特徴とする。
【００１０】
【作用】第１の本発明においては、装置に対して、変形
伝送データを（Ｎ／Ｍ）ビットのパラレル形式で入力す
ることができる。これにより、変形伝送データをシリア
ル形式で入力する従来の構成に比べ、遅延手段の動作速
度を（Ｍ／Ｎ）分の１に低減することができる。その結
果、シリアル形式の変形伝送データが速くても、極力、
高速の回路素子を使用する必要がないので、装置を容易
に製造することができる。
伝送データを（Ｎ／Ｍ）ビットのパラレル形式で入力す
ることができる。これにより、変形伝送データをシリア
ル形式で入力する従来の構成に比べ、遅延手段の動作速
度を（Ｍ／Ｎ）分の１に低減することができる。その結
果、シリアル形式の変形伝送データが速くても、極力、
高速の回路素子を使用する必要がないので、装置を容易
に製造することができる。
【００１１】第２の本発明においても、装置に対して、
受信データを（Ｎ／Ｍ）ビットのパラレル形式で入力す
ることができる。これにより、この第２の本発明におい
ても、第１の本発明と同様の作用を得ることができる。
受信データを（Ｎ／Ｍ）ビットのパラレル形式で入力す
ることができる。これにより、この第２の本発明におい
ても、第１の本発明と同様の作用を得ることができる。
【００１２】
【実施例】以下、図面を参照しながら、この発明の実施
例を詳細に説明する。
例を詳細に説明する。
【００１３】［一実施例］ ［構成］ 図１は、この発明の一実施例の構成を示す回路図であ
る。
る。
【００１４】なお、以下の説明では、この発明をＣＲＣ
符号生成装置に適用する場合を代表として説明する。ま
た、以下の説明では、この発明を、生成多項式として、
次式で示される１２次の生成多項式Ｇ（Ｘ）を用いる場
合を代表として説明する。
符号生成装置に適用する場合を代表として説明する。ま
た、以下の説明では、この発明を、生成多項式として、
次式で示される１２次の生成多項式Ｇ（Ｘ）を用いる場
合を代表として説明する。
【００１５】Ｇ（Ｘ）＝Ｘ１２＋Ｘ６＋Ｘ４＋Ｘ１＋１ まず、図１に示すＣＲＣ符号生成装置の概略構成を説明
する。
する。
【００１６】図示のＣＲＣ符号生成装置は、入力端子１
０と、シリアル／パラレル変換回路（以下「Ｓ／Ｐ変換
回路」という）２０と、ＣＲＣ符号生成回路３０と、パ
ラレル／シリアル変換回路（以下「Ｐ／Ｓ」変換回路と
いう）４０と、出力端子５０を有する。
０と、シリアル／パラレル変換回路（以下「Ｓ／Ｐ変換
回路」という）２０と、ＣＲＣ符号生成回路３０と、パ
ラレル／シリアル変換回路（以下「Ｐ／Ｓ」変換回路と
いう）４０と、出力端子５０を有する。
【００１７】入力端子１０には、シリアル形式の変形伝
送データＤＡＳが供給される。すなわち、伝送データに
生成多項式Ｇ（Ｘ）の最高次（１２次）の項Ｘ１２を掛
けたシリアル形式のデータが供給される。
送データＤＡＳが供給される。すなわち、伝送データに
生成多項式Ｇ（Ｘ）の最高次（１２次）の項Ｘ１２を掛
けたシリアル形式のデータが供給される。
【００１８】Ｓ／Ｐ変換回路２０は、入力端子１０に供
給された変形伝送データＤＡＳを、例えば、４ビットの
パラレル形式の変形伝送データＤＡＰ（ＤＡＰ１，ＤＡ
Ｐ２，ＤＡＰ３，ＤＡＰ４）に変換する機能を有する。
ここで、ＤＡＰ１，ＤＡＰ２，ＤＡＰ３，ＤＡＰ４は、
それぞれ第１，第２，第３，第４ビットのデータであ
る。
給された変形伝送データＤＡＳを、例えば、４ビットの
パラレル形式の変形伝送データＤＡＰ（ＤＡＰ１，ＤＡ
Ｐ２，ＤＡＰ３，ＤＡＰ４）に変換する機能を有する。
ここで、ＤＡＰ１，ＤＡＰ２，ＤＡＰ３，ＤＡＰ４は、
それぞれ第１，第２，第３，第４ビットのデータであ
る。
【００１９】ＣＲＣ符号生成回路３０は、Ｓ／Ｐ変換回
路２０から出力されるパラレル形式の変形伝送データＤ
ＡＰを生成多項式で割ることにより、１２ビットのパラ
レル形式のＣＲＣ符号を生成する機能を有する。
路２０から出力されるパラレル形式の変形伝送データＤ
ＡＰを生成多項式で割ることにより、１２ビットのパラ
レル形式のＣＲＣ符号を生成する機能を有する。
【００２０】Ｐ／Ｓ変換回路４０は、ＣＲＣ符号生成部
３０から出力されるパラレル形式のＣＲＣ符号をシリア
ル形式のＣＲＣ符号ＤＢＳに変換する機能を有する。
３０から出力されるパラレル形式のＣＲＣ符号をシリア
ル形式のＣＲＣ符号ＤＢＳに変換する機能を有する。
【００２１】出力端子５０には、Ｐ／Ｓ変換回路４０か
ら出力されるシリアル形式のＣＲＣ符号ＤＢＳが供給さ
れる。
ら出力されるシリアル形式のＣＲＣ符号ＤＢＳが供給さ
れる。
【００２２】ＣＲＣ符号生成部３０は、Ｆ１〜Ｆ１２の
１２個のフリップフロップ回路３１（１）〜３１（１
２）と、１６個の排他的論理和回路３２（１）〜３２
（１６）を有する。
１２個のフリップフロップ回路３１（１）〜３１（１
２）と、１６個の排他的論理和回路３２（１）〜３２
（１６）を有する。
【００２３】フリップフロップ回路３１（１）〜３１
（１２）は、３個ずつ４並列に配列され、パラレル形式
の変形伝送データＤＡＰをシフトするシフトレジスタを
構成する。
（１２）は、３個ずつ４並列に配列され、パラレル形式
の変形伝送データＤＡＰをシフトするシフトレジスタを
構成する。
【００２４】排他的論理和回路３２（１）〜３２（１
６）は、パラレル形式の変形伝送データＤＡＰを生成多
項式Ｇ（Ｘ）で割る演算が実行されるように、１２個の
フリップフロップ回路３１（１）〜３１（１２）を適宜
接続する。
６）は、パラレル形式の変形伝送データＤＡＰを生成多
項式Ｇ（Ｘ）で割る演算が実行されるように、１２個の
フリップフロップ回路３１（１）〜３１（１２）を適宜
接続する。
【００２５】すなわち、フリップフロップ回路３１
（１）〜３１（１２）と排他的論理和回路３２（１）〜
３２（１６）は、後述するクロック信号ＣＬＫ２の１周
期にて、従来の構成において、シリアル形式の変形伝送
データＤＡＳを生成多項式Ｇ（Ｘ）で割る演算を後述す
るクロック信号ＣＬＫ１の４周期に渡って行った場合と
同じ演算結果が得られるように配置されている。
（１）〜３１（１２）と排他的論理和回路３２（１）〜
３２（１６）は、後述するクロック信号ＣＬＫ２の１周
期にて、従来の構成において、シリアル形式の変形伝送
データＤＡＳを生成多項式Ｇ（Ｘ）で割る演算を後述す
るクロック信号ＣＬＫ１の４周期に渡って行った場合と
同じ演算結果が得られるように配置されている。
【００２６】これは、後述する図３の従来構成で使用さ
れているフリップフロップ回路６１（１）〜６１（１
２）と排他的論理和回路６２（１）〜６２（４）がクロ
ック信号（クロック信号ＣＫ１に相当する）の４周期の
間に、生成多項式に従った複数回の排他的論理和と４回
のシフトを行うことに注目し、また、排他的論理和は、
クロック信号の入力が行われる以前に、フリップフロッ
プ回路６１（１）〜６１（１２）に記憶されていたデー
タと、入力端子６０から４周期の間に入力されるデータ
との間で行われることに注目すると、実施例の場合に
も、クロック信号ＣＬＫ１にて、４周期に相当するデー
タがＤＡＰ１〜ＤＡＰ４にあり、クロック入力が行われ
る以前のデータもフリップフロップ回路３１（１）〜３
１（１２）に記憶されていることから、シリアル形式の
伝送データをＤＡＳを生成多項式Ｇ（Ｘ）で割る演算が
実施されるように、フリップフロップ回路３１（１）〜
３１（１２）と排他的論理和回路３２（１）〜３２（１
６）を配置することが可能であり、これにより、生成多
項式に従った配置が可能となるからである。
れているフリップフロップ回路６１（１）〜６１（１
２）と排他的論理和回路６２（１）〜６２（４）がクロ
ック信号（クロック信号ＣＫ１に相当する）の４周期の
間に、生成多項式に従った複数回の排他的論理和と４回
のシフトを行うことに注目し、また、排他的論理和は、
クロック信号の入力が行われる以前に、フリップフロッ
プ回路６１（１）〜６１（１２）に記憶されていたデー
タと、入力端子６０から４周期の間に入力されるデータ
との間で行われることに注目すると、実施例の場合に
も、クロック信号ＣＬＫ１にて、４周期に相当するデー
タがＤＡＰ１〜ＤＡＰ４にあり、クロック入力が行われ
る以前のデータもフリップフロップ回路３１（１）〜３
１（１２）に記憶されていることから、シリアル形式の
伝送データをＤＡＳを生成多項式Ｇ（Ｘ）で割る演算が
実施されるように、フリップフロップ回路３１（１）〜
３１（１２）と排他的論理和回路３２（１）〜３２（１
６）を配置することが可能であり、これにより、生成多
項式に従った配置が可能となるからである。
【００２７】以上が、図１に示す装置の概略構成であ
る。
る。
【００２８】次に、ＣＲＣ符号生成回路３０のフリップ
フロップ回路３１（１）〜３１（１２）と排他的論理和
回路３２（１）〜３２（１６）との接続構成を説明す
る。
フロップ回路３１（１）〜３１（１２）と排他的論理和
回路３２（１）〜３２（１６）との接続構成を説明す
る。
【００２９】入力端子１０は、Ｓ／Ｐ変換回路２０の入
力端子Ｉに接続されている。Ｓ／Ｐ変換回路２０の出力
端子Ｏ１，Ｏ２，Ｏ３，Ｏ４は、それぞれ排他的論理和
回路３２（１），３２（２），３２（３），３２（４）
の入力端子に接続されている。
力端子Ｉに接続されている。Ｓ／Ｐ変換回路２０の出力
端子Ｏ１，Ｏ２，Ｏ３，Ｏ４は、それぞれ排他的論理和
回路３２（１），３２（２），３２（３），３２（４）
の入力端子に接続されている。
【００３０】排他的論理和回路３２（１）の出力端子
は、排他的論理和回路３２（１４），３２（１０），３
２（１３），３２（５）の入力端子に接続されている。
排他的論理和回路３２（２）の出力端子は、排他的論理
和回路３２（１５），３２（１１），３２（１４），３
２（６）の入力端子に接続されている。
は、排他的論理和回路３２（１４），３２（１０），３
２（１３），３２（５）の入力端子に接続されている。
排他的論理和回路３２（２）の出力端子は、排他的論理
和回路３２（１５），３２（１１），３２（１４），３
２（６）の入力端子に接続されている。
【００３１】排他的論理和回路３２（３）の出力端子
は、排他的論理和回路３２（１６），３２（１２），３
２（１５），３２（７）の入力端子に接続されている。
排他的論理和回路３２（４）の出力端子は、フリップフ
ロップ回路３１（１２）の入力端子と、排他的論理和回
路３２（９），３２（８），３２（１６）の入力端子に
接続されている。
は、排他的論理和回路３２（１６），３２（１２），３
２（１５），３２（７）の入力端子に接続されている。
排他的論理和回路３２（４）の出力端子は、フリップフ
ロップ回路３１（１２）の入力端子と、排他的論理和回
路３２（９），３２（８），３２（１６）の入力端子に
接続されている。
【００３２】排他的論理和回路３２（１４），３２（１
５），３２（１６）の出力端子は、フリップフロップ回
路３１（９），３１（１０），３１（１１）の入力端子
に接続されている。フリップフロップ回路３１（９），
３１（１０），３１（１１），３１（１２）の出力端子
は、排他的論理和回路３２（１０），３２（１１），３
２（１２），３２（１３）の入力端子に接続されてい
る。
５），３２（１６）の出力端子は、フリップフロップ回
路３１（９），３１（１０），３１（１１）の入力端子
に接続されている。フリップフロップ回路３１（９），
３１（１０），３１（１１），３１（１２）の出力端子
は、排他的論理和回路３２（１０），３２（１１），３
２（１２），３２（１３）の入力端子に接続されてい
る。
【００３３】排他的論理和回路３２（１０），３２（１
１），３２（１３）の出力端子は、排他的論理和回路３
２（７），３２（８），３２（９）の入力端子に接続さ
れている。排他的論理和回路３２（７），３２（８），
３２（１２），３２（９）の出力端子は、フリップフロ
ップ回路３１（５），３１（６），３１（７），３１
（８）に接続されている。
１），３２（１３）の出力端子は、排他的論理和回路３
２（７），３２（８），３２（９）の入力端子に接続さ
れている。排他的論理和回路３２（７），３２（８），
３２（１２），３２（９）の出力端子は、フリップフロ
ップ回路３１（５），３１（６），３１（７），３１
（８）に接続されている。
【００３４】フリップフロップ回路３１（５），３１
（６）の出力端子は、フリップフロップ回路３１
（１），３１（２）の入力端子に接続されている。フリ
ップフロップ回路３１（７），３１（８）の出力端子
は、排他的論理和回路３２（５），３２（６）の入力端
子に接続されている。
（６）の出力端子は、フリップフロップ回路３１
（１），３１（２）の入力端子に接続されている。フリ
ップフロップ回路３１（７），３１（８）の出力端子
は、排他的論理和回路３２（５），３２（６）の入力端
子に接続されている。
【００３５】排他的論理和回路３２（５），３２（６）
の出力端子は、フリップフロップ回路３１（３），３１
（４）の入力端子に接続されている。フリップフロップ
回路３１（１），３１（２），３１（３），３１（４）
の出力端子は、排他的論理和回路３２（１），３２
（２），３２（３），３２（４）の入力端子に接続され
ている。
の出力端子は、フリップフロップ回路３１（３），３１
（４）の入力端子に接続されている。フリップフロップ
回路３１（１），３１（２），３１（３），３１（４）
の出力端子は、排他的論理和回路３２（１），３２
（２），３２（３），３２（４）の入力端子に接続され
ている。
【００３６】フリップフロップ回路３１（１）〜３１
（１２）の出力端子は、さらに、Ｐ／Ｓ変換回路４０の
入力端子Ｉ１〜Ｉ１２に接続されている。以上が、フリ
ップフロップ回路３１（１）〜３１（１２）と排他的論
理和回路３２（１）〜３２（１６）の接続構成である。
（１２）の出力端子は、さらに、Ｐ／Ｓ変換回路４０の
入力端子Ｉ１〜Ｉ１２に接続されている。以上が、フリ
ップフロップ回路３１（１）〜３１（１２）と排他的論
理和回路３２（１）〜３２（１６）の接続構成である。
【００３７】［動作］ 上記構成において、図２のタイミングチャートを参照し
ながら、動作を説明する。
ながら、動作を説明する。
【００３８】入力端子１０には、周波数Ｆ１のシリアル
形式の変形伝送データＤＡＳ（図２（ｂ）参照）が供給
される。この変形伝送データＤＡＳは、Ｓ／Ｐ変換回路
２０に供給され、周波数Ｆ１のクロック信号ＣＬＫ１
（図２（ａ）参照）に従って、順次シフトされる。
形式の変形伝送データＤＡＳ（図２（ｂ）参照）が供給
される。この変形伝送データＤＡＳは、Ｓ／Ｐ変換回路
２０に供給され、周波数Ｆ１のクロック信号ＣＬＫ１
（図２（ａ）参照）に従って、順次シフトされる。
【００３９】このシフト出力は、周波数Ｆ１の（１／
４）倍の周波数Ｆ２を有するクロック信号ＣＬＫ２（図
２（ｄ）参照）に従ってラッチされる。これにより、周
波数Ｆ２のパラレル形式の４ビットの変形伝送データＤ
ＡＰ（図２（ｃ）参照）が得られる。
４）倍の周波数Ｆ２を有するクロック信号ＣＬＫ２（図
２（ｄ）参照）に従ってラッチされる。これにより、周
波数Ｆ２のパラレル形式の４ビットの変形伝送データＤ
ＡＰ（図２（ｃ）参照）が得られる。
【００４０】Ｓ／Ｐ変換回路２０から出力されるパラレ
ル形式の変形伝送データＤＡＰは、ＣＲＣ符号生成回路
３０に供給され、生成多項式Ｇ（Ｘ）によって割られ
る。これにより、周波数Ｆ２の１２ビットのパラレル形
式のＣＲＣ符号が生成される。このＣＲＣ符号は、割り
算の余りとして得られる。
ル形式の変形伝送データＤＡＰは、ＣＲＣ符号生成回路
３０に供給され、生成多項式Ｇ（Ｘ）によって割られ
る。これにより、周波数Ｆ２の１２ビットのパラレル形
式のＣＲＣ符号が生成される。このＣＲＣ符号は、割り
算の余りとして得られる。
【００４１】なお、この場合、ＣＲＣ符号生成回路３０
のフリップフロップ回路３１（１）〜３１（１２）は、
周波数Ｆ２のクロック信号ＣＬＫ２に従って駆動され
る。これにより、フリップフロップ回路３１（１）〜３
１（１２）は、従来のように、シリアル形式の変形伝送
データＤＡＳを生成多項式Ｇ（Ｘ）によって割る場合の
４分の１の速度で駆動される。
のフリップフロップ回路３１（１）〜３１（１２）は、
周波数Ｆ２のクロック信号ＣＬＫ２に従って駆動され
る。これにより、フリップフロップ回路３１（１）〜３
１（１２）は、従来のように、シリアル形式の変形伝送
データＤＡＳを生成多項式Ｇ（Ｘ）によって割る場合の
４分の１の速度で駆動される。
【００４２】ＣＲＣ符号生成回路３０により生成された
ＣＲＣ符号は、Ｐ／Ｓ変換回路４０に供給され、周波数
Ｆ２のクロック信号ＣＬＫ２に従ってラッチされる。こ
のラッチ出力は、周波数Ｆ１のクロック信号ＣＬＫ１に
従ってシフトされる。
ＣＲＣ符号は、Ｐ／Ｓ変換回路４０に供給され、周波数
Ｆ２のクロック信号ＣＬＫ２に従ってラッチされる。こ
のラッチ出力は、周波数Ｆ１のクロック信号ＣＬＫ１に
従ってシフトされる。
【００４３】これにより、周波数Ｆ１のシリアル形式の
ＣＲＣ符号ＤＢＳが得られる。このＣＲＣ符号ＤＢＳ
は、出力端子５０に供給される。以上が一実施例の動作
である。
ＣＲＣ符号ＤＢＳが得られる。このＣＲＣ符号ＤＢＳ
は、出力端子５０に供給される。以上が一実施例の動作
である。
【００４４】ここで、この実施例のような並列構成にお
いても、従来の直列構成と同様に、ＣＲＣ符号を生成す
ることができることを説明する。
いても、従来の直列構成と同様に、ＣＲＣ符号を生成す
ることができることを説明する。
【００４５】図３は、従来のＣＲＣ符号生成装置の構成
を示す回路図である。なお、図には、生成多項式として
上述した１２次の生成多項式Ｇ（Ｘ）を用いる場合を代
表として示す。
を示す回路図である。なお、図には、生成多項式として
上述した１２次の生成多項式Ｇ（Ｘ）を用いる場合を代
表として示す。
【００４６】図示のＣＲＣ符号生成装置は、直列に配列
された１２個のフリップフロップ回路６１（１）〜６１
（１２）と、４個の排他的論理和回路６２（１）〜６２
（４）を有する。この場合、入力端子６０には、シリア
ル形式の変形伝送データＤＡＳが供給され、出力端子６
３には、シリアル形式のＣＲＣ符号ＤＢＳが出力され
る。
された１２個のフリップフロップ回路６１（１）〜６１
（１２）と、４個の排他的論理和回路６２（１）〜６２
（４）を有する。この場合、入力端子６０には、シリア
ル形式の変形伝送データＤＡＳが供給され、出力端子６
３には、シリアル形式のＣＲＣ符号ＤＢＳが出力され
る。
【００４７】図４は、従来のＣＲＣ符号生成装置に、シ
リアル形式の変形伝送データＤＡＳを入力した場合の各
伝送周期におけるフリップフロップ回路６１（１）〜６
１（１２）のラッチ出力のシミュレーション結果を示す
図である。なお、図には、変形伝送データＤＡＳとし
て、すべて“１”のデータを４０周期（４０／Ｆ１）分
入力した場合を示す。
リアル形式の変形伝送データＤＡＳを入力した場合の各
伝送周期におけるフリップフロップ回路６１（１）〜６
１（１２）のラッチ出力のシミュレーション結果を示す
図である。なお、図には、変形伝送データＤＡＳとし
て、すべて“１”のデータを４０周期（４０／Ｆ１）分
入力した場合を示す。
【００４８】図５は、この実施例のＣＲＣ符号生成装置
のＣＲＣ符号生成回路３０に、パラレル形式の変形伝送
データＤＡＰを入力した場合の各伝送周期におけるフリ
ップフロップ回路３１（１）〜３１（１２）のラッチ出
力のシミュレーション結果を示す図である。なお、図に
は、変形伝送データＤＡＰとして、各ビットのデータＤ
ＡＰ１，ＤＡＰ２，ＤＡＰ３，ＤＡＰ４がすべて“１”
のデータを１０周期（１０／Ｆ２）分入力した場合を示
す。
のＣＲＣ符号生成回路３０に、パラレル形式の変形伝送
データＤＡＰを入力した場合の各伝送周期におけるフリ
ップフロップ回路３１（１）〜３１（１２）のラッチ出
力のシミュレーション結果を示す図である。なお、図に
は、変形伝送データＤＡＰとして、各ビットのデータＤ
ＡＰ１，ＤＡＰ２，ＤＡＰ３，ＤＡＰ４がすべて“１”
のデータを１０周期（１０／Ｆ２）分入力した場合を示
す。
【００４９】変形伝送データＤＡＰは、４ビットのパラ
レルデータである。したがって、この実施例のＣＲＣ符
号生成装置が従来のＣＲＣ符号生成装置と等価であれ
ば、Ｄフリップフロップ回路３１（１）〜３１（１２）
のラッチ出力は、シリアル形式の変形伝送データＤＡＳ
の４周期（４／Ｆ１）ごとに、フリップフロップ回路６
１（１）〜６１（１２）のラッチ出力と同じになる。
レルデータである。したがって、この実施例のＣＲＣ符
号生成装置が従来のＣＲＣ符号生成装置と等価であれ
ば、Ｄフリップフロップ回路３１（１）〜３１（１２）
のラッチ出力は、シリアル形式の変形伝送データＤＡＳ
の４周期（４／Ｆ１）ごとに、フリップフロップ回路６
１（１）〜６１（１２）のラッチ出力と同じになる。
【００５０】ここで、図４と図５のシミュレーション結
果を比較すると、この実施例のフリップフロップ回路３
１（１）〜３１（１２）の第０周期、第１周期、第２周
期、…におけるラッチ出力は、フリップフロップ回路６
１（１）〜６１（１２）の第０周期、第４周期、第８周
期、…におけるラッチ出力と同じである。
果を比較すると、この実施例のフリップフロップ回路３
１（１）〜３１（１２）の第０周期、第１周期、第２周
期、…におけるラッチ出力は、フリップフロップ回路６
１（１）〜６１（１２）の第０周期、第４周期、第８周
期、…におけるラッチ出力と同じである。
【００５１】言い換えれば、この実施例のフリップフロ
ップ回路３１（１）〜３１（１２）のラッチ出力は、シ
リアル形式の変形伝送データＤＡＳの４周期（４／Ｆ
１）ごとに、従来のＤフリップフロップ回路６１（１）
〜６１（１２）のラッチ出力と同じになる。
ップ回路３１（１）〜３１（１２）のラッチ出力は、シ
リアル形式の変形伝送データＤＡＳの４周期（４／Ｆ
１）ごとに、従来のＤフリップフロップ回路６１（１）
〜６１（１２）のラッチ出力と同じになる。
【００５２】これにより、この実施例のＣＲＣ生成装置
は、従来のＣＲＣ生成装置と等価となる。その結果、こ
の実施例のＣＲＣ符号生成装置によっても、従来のＣＲ
Ｃ符号生成装置と同様に、ＣＲＣ符号を生成することが
できる。
は、従来のＣＲＣ生成装置と等価となる。その結果、こ
の実施例のＣＲＣ符号生成装置によっても、従来のＣＲ
Ｃ符号生成装置と同様に、ＣＲＣ符号を生成することが
できる。
【００５３】なお、この実施例において、正しく演算が
行われるためには、シリアル形式の変形伝送データＤＡ
Ｓのデータ長が並列数４の整数倍である必要がある。
行われるためには、シリアル形式の変形伝送データＤＡ
Ｓのデータ長が並列数４の整数倍である必要がある。
【００５４】 ［効果］ 以上詳述したこの実施例によれば、１２個のフリップフ
ロップ回路３１（１）〜３１（１２）を３個ずつ４並列
に配列し、これらを、変形伝送データＤＡＰを生成多項
式Ｇ（Ｘ）で割る演算が実行されるように、１６個の排
他的論理和回路３２（１）〜３２（１６）により接続す
るようにしたので、ＣＲＣ符号生成回路３０に変形伝送
データを入力する際、４ビットのパラレル形式で入力す
ることができる。
ロップ回路３１（１）〜３１（１２）を３個ずつ４並列
に配列し、これらを、変形伝送データＤＡＰを生成多項
式Ｇ（Ｘ）で割る演算が実行されるように、１６個の排
他的論理和回路３２（１）〜３２（１６）により接続す
るようにしたので、ＣＲＣ符号生成回路３０に変形伝送
データを入力する際、４ビットのパラレル形式で入力す
ることができる。
【００５５】これにより、シリアル形式の変形伝送デー
タＤＡＳを入力とする従来の構成に比べ、フリップフロ
ップ回路３１（１）〜３１（１２）の駆動速度を４分の
１に低減することができる。その結果、シリアル形式の
変形伝送データＤＡＳの伝送速度が速くても、高速の回
路素子を用いることなく、装置を製造することができる
ので、装置を容易に製造することができる。
タＤＡＳを入力とする従来の構成に比べ、フリップフロ
ップ回路３１（１）〜３１（１２）の駆動速度を４分の
１に低減することができる。その結果、シリアル形式の
変形伝送データＤＡＳの伝送速度が速くても、高速の回
路素子を用いることなく、装置を製造することができる
ので、装置を容易に製造することができる。
【００５６】［そのほかの実施例］ 以上、この発明の一実施例を詳細に説明したが、この発
明は、上述したような実施例に限定されるものではな
い。
明は、上述したような実施例に限定されるものではな
い。
【００５７】（１）例えば、先の実施例では、１２個の
フリップフロップ回路３１（１）〜３１（１２）を３個
ずつ４並列に配列する場合を説明した。しかし、この発
明は、これ以外の並列回路構成を用いるようにしてもよ
い。例えば、１２個のフリップフロップ回路３１（１）
〜３１（１２）を４個ずつ３並列に配列するようにして
もよいし、２個ずつ６並列に配列するようにしてもよ
い。
フリップフロップ回路３１（１）〜３１（１２）を３個
ずつ４並列に配列する場合を説明した。しかし、この発
明は、これ以外の並列回路構成を用いるようにしてもよ
い。例えば、１２個のフリップフロップ回路３１（１）
〜３１（１２）を４個ずつ３並列に配列するようにして
もよいし、２個ずつ６並列に配列するようにしてもよ
い。
【００５８】このような構成によれば、フリップフロッ
プ回路３１（１）〜３１（１２）を、変形伝送データと
してシリアル形式のデータを用いる場合の３分の１、４
分の１の速度で駆動することができる。
プ回路３１（１）〜３１（１２）を、変形伝送データと
してシリアル形式のデータを用いる場合の３分の１、４
分の１の速度で駆動することができる。
【００５９】（２）また、先の実施例では、生成多項式
として１２次の生成多項式Ｇ（Ｘ）を用いる場合を説明
した。しかし、この発明は、これ以外の次数の生成多項
式を用いるようにしてもよい。
として１２次の生成多項式Ｇ（Ｘ）を用いる場合を説明
した。しかし、この発明は、これ以外の次数の生成多項
式を用いるようにしてもよい。
【００６０】（３）また、先の実施例では、この発明
を、ＣＲＣ符号を生成するＣＲＣ符号生成装置に適用す
る場合を説明した。しかし、この発明は、データの受信
誤りを検出するＣＲＣ方式の誤り検出装置にも適用する
ことができる。この場合の回路構成は、例えば、図１の
ＣＲＣ符号生成装置の構成とほぼ同じでよい。
を、ＣＲＣ符号を生成するＣＲＣ符号生成装置に適用す
る場合を説明した。しかし、この発明は、データの受信
誤りを検出するＣＲＣ方式の誤り検出装置にも適用する
ことができる。この場合の回路構成は、例えば、図１の
ＣＲＣ符号生成装置の構成とほぼ同じでよい。
【００６１】但し、この場合、入力端子１０には、シリ
アル形式の受信データが供給される。また、ＣＲＣ符号
生成回路３０は、誤り検出回路として動作する。この誤
り検出回路は、パラレル形式のデータに変換された受信
データを生成多項式Ｇ（Ｘ）で割ることにより、データ
の受信誤りを検出する。この場合、余りがあれば、受信
誤りがあると判定され、余りがなければ、受信誤りがな
いと判定される。
アル形式の受信データが供給される。また、ＣＲＣ符号
生成回路３０は、誤り検出回路として動作する。この誤
り検出回路は、パラレル形式のデータに変換された受信
データを生成多項式Ｇ（Ｘ）で割ることにより、データ
の受信誤りを検出する。この場合、余りがあれば、受信
誤りがあると判定され、余りがなければ、受信誤りがな
いと判定される。
【００６２】（４）このほかにも、この発明は、その要
旨を逸脱しない範囲で種々様々変形実施可能なことは勿
論である。
旨を逸脱しない範囲で種々様々変形実施可能なことは勿
論である。
【００６３】
【発明の効果】以上詳述したように第１の本発明によれ
ば、誤り検出符号を生成するための回路構成を並列構成
としたので、装置に対して、変形伝送データをパラレル
形式で入力することができる。
ば、誤り検出符号を生成するための回路構成を並列構成
としたので、装置に対して、変形伝送データをパラレル
形式で入力することができる。
【００６４】これにより、従来の直列構成に比べ、遅延
手段の駆動速度をパラレルデータのビット数分の１に低
減することができる。その結果、シリアル形式の変形伝
送データの伝送速度が速くても、極力、高速の回路素子
を用いることなく、装置を製造することができるので、
装置を容易に製造することができる。
手段の駆動速度をパラレルデータのビット数分の１に低
減することができる。その結果、シリアル形式の変形伝
送データの伝送速度が速くても、極力、高速の回路素子
を用いることなく、装置を製造することができるので、
装置を容易に製造することができる。
【００６５】また、第２の本発明によれば、受信誤りを
検出するための回路構成を並列構成としたので、装置に
対して、受信データをパラレル形式で入力することがで
きる。
検出するための回路構成を並列構成としたので、装置に
対して、受信データをパラレル形式で入力することがで
きる。
【００６６】これにより、従来の直列構成に比べ、遅延
手段の駆動速度をパラレルデータのビット数分の１に低
減することができる。その結果、シリアル形式の受信デ
ータの伝送速度が速くても、極力、高速の回路素子を用
いることなく、装置を製造することができるので、装置
を容易に製造することができる。
手段の駆動速度をパラレルデータのビット数分の１に低
減することができる。その結果、シリアル形式の受信デ
ータの伝送速度が速くても、極力、高速の回路素子を用
いることなく、装置を製造することができるので、装置
を容易に製造することができる。
【図１】この発明の一実施例の構成を示す回路図であ
る。
る。
【図２】一実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図３】従来の構成を示す回路図である。
【図４】従来のシミュレーション結果を示す図である。
【図５】一実施例のシミュレーション結果を示す図であ
る。
る。
１０…入力端子 ２０…Ｓ／Ｐ変換回路 ３０…ＣＲＣ符号生成回路 ４０…Ｐ／Ｓ変換回路 ５０…出力端子 ３１（１）〜３１（１２）…フリップフロップ回路 ３２（１）〜３２（１６）…排他的論理和回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 H04L 1/00
Claims (4)
- 【請求項１】 伝送データにＮ次の生成多項式の最高次
の項を掛けることにより得られた変形伝送データを前記
生成多項式で割ることにより、誤り検出符号を生成す
る、第１〜第Ｎのレジスタと１又は複数の排他的論理和
手段とを直列配置した誤り検出符号生成装置と等価なも
のであって、Ｍ（Ｍは２以上の整数であり、Ｎの１以外
の約数となっている）個の処理手段が並列に設けられて
いる、周期冗長検査方式の誤り検出符号生成装置であっ
て、前記変形伝送データにおける第ｍ（ｍは１〜Ｍの整数）
のビット及び第ｍのビットからＭの倍数だけ離れたビッ
トからなる第ｍの分割変形伝送データを前記第ｍの処理
手段に出力するシリアル／パラレル変換手段を有し、 前記第ｍの処理手段は、 前記直列配置の誤り検出符号生成装置における第ｍのレ
ジスタ及び第ｍのレジスタからＭの倍数の数だけ離れた
レジスタに相当する複数個のレジスタでなり、前記第ｍ
の分割変形伝送データが入力されてシフトする遅延手段
と、 前記直列配置の誤り検出符号生成装置における前記第ｍ
のレジスタ及び前記第ｍのレジスタからＭの倍数の数だ
け離れたレジスタの中の隣り合う２個のレジスタ間に接
続される前記排他的論理和手段に相当するものであっ
て、これら２個のレジスタに対応する前記遅延手段のレ
ジスタの間に介挿される第１の排他的論理和手段と、 前記直列配置の誤り検出符号生成装置における第ｍ＋Ｍ
×（ｉｎｔ（Ｎ／Ｍ）−１）のレジスタと前記第Ｎのレ
ジスタの間に接続される前記排他的論理和手段に相当す
るものであって、前記遅延手段の最終段のレジスタの後
段に直列に接続される第２の排他的論理和手段と（ここ
で、ｉｎｔ（Ｎ／Ｍ）はＮ／Ｍの整数値）、 前記遅延手段の初段のレジスタから出力されるデータ
と、前記第ｍの分割変形伝送データとの排他的論理和を
演算して、第１の排他的論理和データとして出力する第
３の排他的論理和手段とからなり、 前記直列配置の誤り検出符号生成装置における第ｎ（ｎ
は１〜Ｎ−Ｍの整数）のレジスタの出力データを入力す
る排他的論理和手段に対応する前記第１の排他的論理和
手段は、さらに、第ｍｏｄ（（Ｍ−ｍｏｄ（ｎ，Ｍ）＋
ｍ），Ｍ）＋１の処理手段の前記第１の排他的論理和デ
ータを入力して、排他的論理和を演算するものであり
（ここで、ｍｏｄ（Ｎ，Ｍ）はＮをＭで割った余り
値）、 前記直列配置の誤り検出符号生成装置における第ｋ（ｋ
はＮ−Ｍ＋１〜Ｎの整数）のレジスタの出力データを入
力する排他的論理和手段に対応する前記第２の排他的論
理和手段は、前記第ｍの処理手段における前記第１の排
他的論理和データと、第ｍｏｄ（（Ｍ−ｍｏｄ（ｋ，
Ｍ）＋ｍ），Ｍ）＋１の処理手段における前記第１の排
他的論理和データを入力して、排他的論理和を演算する
ものである ことを特徴とする周期冗長検査方式の誤り検
出符号生成装置。 - 【請求項２】 前記各処理手段からのパラレル形式の出
力データを、シリアル形式のデータに変換するパラレル
／シリアル変換手段を備えたことを特徴とする請求項１
に記載の周期冗長検査方式の誤り検出符号生成装置。 - 【請求項３】 周期冗長検査方式の誤り検出符号を付加
された受信データをＮ次の生成多項式で割ることによ
り、受信誤りを検出する、第１〜第Ｎのレジスタと１又
は複数の排他的論理和手段とを直列配置した誤り検出装
置と等価なものであって、Ｍ（Ｍは２以上の整数であ
り、Ｎの１以外の約数となっている）個の処理手段が並
列に設けられている、周期冗長検査方式の誤り検出装置
であって、前記受信データにおける第ｍ（ｍは１〜Ｍの整数）のビ
ット及び第ｍのビットからＭの倍数だけ離れたビットか
らなる第ｍの分割受信データを前記第ｍの処理手段に出
力するシリアル／パラレル変換手段を有し、 前記第ｍの処理手段は、 前記直列配置の誤り検出装置における第ｍのレジスタ及
び第ｍのレジスタからＭの倍数の数だけ離れたレジスタ
に相当する複数個のレジスタでなり、前記第ｍの分割受
信データが入力されてシフトする遅延手段と、 前記直列配置の誤り検出装置における前記第ｍのレジス
タ及び前記第ｍのレジスタからＭの倍数の数だけ離れた
レジスタの中の隣り合う２個のレジスタ間に接続される
前記排他的論理和手段に相当するものであって、これら
２個のレジス タに対応する前記遅延手段のレジスタの間
に介挿される第１の排他的論理和手段と、 前記直列配置の誤り検出装置における第ｍ＋Ｍ×（ｉｎ
ｔ（Ｎ／Ｍ）−１）のレジスタと前記第Ｎのレジスタの
間に接続される前記排他的論理和手段に相当するもので
あって、前記遅延手段の最終段のレジスタの後段に直列
に接続される第２の排他的論理和手段と（ここで、ｉｎ
ｔ（Ｎ／Ｍ）はＮ／Ｍの整数値）、 前記遅延手段の初段のレジスタから出力されるデータ
と、前記第ｍの分割受信データとの排他的論理和を演算
して、第１の排他的論理和データとして出力する第３の
排他的論理和手段とからなり、 前記直列配置の誤り検出装置における第ｎ（ｎは１〜Ｎ
−Ｍの整数）のレジスタの出力データを入力する排他的
論理和手段に対応する前記第１の排他的論理和手段は、
さらに、第ｍｏｄ（（Ｍ−ｍｏｄ（ｎ，Ｍ）＋ｍ），
Ｍ）＋１の処理手段の前記第１の排他的論理和データを
入力して、排他的論理和を演算するものであり（ここ
で、ｍｏｄ（Ｎ，Ｍ）はＮをＭで割った余り値）、 前記直列配置の誤り検出装置における第ｋ（ｋはＮ−Ｍ
＋１〜Ｎの整数）のレジスタの出力データを入力する排
他的論理和手段に対応する前記第２の排他的論理和手段
は、前記第ｍの処理手段における前記第１の排他的論理
和データと、第ｍｏｄ（（Ｍ−ｍｏｄ（ｋ，Ｍ）＋
ｍ），Ｍ）＋１の処理手段における前記第１の排他的論
理和データを入力して、排他的論理和を演算するもので
ある ことを特徴とする周期冗長検査方式の誤り検出装
置。 - 【請求項４】 前記各処理手段からのパラレル形式の出
力データを、シリアル形式のデータに変換するパラレル
／シリアル変換手段を備えたことを特徴とする請求項３
に記載の周期冗長検査方式の誤り検出装置。
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|---|---|---|---|
| JP16862595A JP3283403B2 (ja) | 1995-07-04 | 1995-07-04 | 周期冗長検査方式の誤り検出符号生成装置及び誤り検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16862595A JP3283403B2 (ja) | 1995-07-04 | 1995-07-04 | 周期冗長検査方式の誤り検出符号生成装置及び誤り検出装置 |
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| JPH0918354A JPH0918354A (ja) | 1997-01-17 |
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ID=15871532
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| JP16862595A Expired - Fee Related JP3283403B2 (ja) | 1995-07-04 | 1995-07-04 | 周期冗長検査方式の誤り検出符号生成装置及び誤り検出装置 |
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1995
- 1995-07-04 JP JP16862595A patent/JP3283403B2/ja not_active Expired - Fee Related
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