JP2592685B2

JP2592685B2 - セル同期回路

Info

Publication number: JP2592685B2
Application number: JP1261617A
Authority: JP
Inventors: 秀雄龍野; 信之戸倉; 鑑豊島
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1989-10-06
Filing date: 1989-10-06
Publication date: 1997-03-19
Anticipated expiration: 2012-03-19
Also published as: JPH03123228A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はディジタル通信に利用する。特に、情報列に
ヘッダが付加されたセルを情報単位として伝送する方式
に関する。さらに詳しくは、CRC（cyclic redunduncy c
hech）ビットが付加されたデータ列はCRC演算で割り切
れることから、ヘッダにCRCビットを付加して伝送し、
受信側で、CRC演算により割り切れるデータ列を同期パ
ターンとみなしてセル同期を確立するセル同期回路に関
する。

本発明は、入力直列データ列を並列データに変換し、
この並列データに対してパイプライン処理形のCRC演算
を施すことにより、セル同期回路の高速動作を可能と
し、しかも集積化を容易にするものである。

〔従来の技術〕

受信信号の誤り検出および誤り訂正を行うため、情報
信号にCRCビットを付加して伝送する方式が知られてい
る。

CRCビットは、情報信号を生成多項式で除算したとき
の剰余として与えられる。ｍビットのCRCビットを得る
には、ｍ次の生成多項式を用いる。このCRCビットが付
加されたデータ列は、同じ生成多項式またはその多項式
を因数分解した多項式、例えばｍ次の生成多項式が１次
とｍ−１次の二つの生成多項式に分離できる場合のｍ−
１次の生成多項式によるCRC演算（除算）により、全ビ
ットが「０」（割り切れる）性質がある。

第８図にCRCビットの使用例を示す。この例は、情報
列にヘッダを付加したセルを伝送単位とする場合に、ヘ
ッダとして、宛先を示す信号とその信号から得られたCR
Cビットとを用いたものである。

セルを伝送する場合に、ヘッダとしてCRCビットが付
加されたデータ列を用いると、これをセル同期に利用す
ることができる。すなわち、ヘッダ長をｎビットとする
とき、伝送路上でのビット誤りの発生がなければ、CRC
ビットを含む符号長ｎビットのデータ列（ヘッダ部分）
をCRC演算回路で割った余りが全ビット「０」となるの
で、このパターンをセル同期パターンとみなしてセル同
期をとる。

第９図はCRC演算回路の一例を示すブロック構成図で
ある。ここでは、生成多項式が、 x⁸＋x²＋ｘ＋１のときの一般的な例を示す。この回路は、入力データを
順次シフト化する縦列接続されたフリップフロップ90−
１〜90−８と、フリップフロップ90−１、90−２および
90−３のそれぞれの入力に挿入された排他的論理和回路
91−１〜91−３とにより構成され、フリップフロップ90
−１〜90−８は入力データのクロックで動作する。

ここで、符号長ｎを40ビットとする。最初にフリップ
フロップ90−１〜90−８の内容をすべて「０」としてお
くと、40ビット長の符号の入力が完了したとき、フリッ
プフロップ90−１〜90−８に並んだデータがCRC演算の
余りとなる。この余りが全ビット「０」となるものをセ
ル同期パターンとして用いる。

この方式では、通常、セル同期復帰時間を短かくする
ために、１ビット即時シフト方式のセル同期回路が必要
となる。すなわち、符号長ｎビットに対するCRC演算を
入力データ列のクロックで１クロック以内に実行するこ
とが必要である。このためには、上記の演算において、
各フリップフロップ90−１〜90−８に最終的に残ったデ
ータが、40ビット長の符号の各ビットに対するCRC演算
の累積値であることを利用する。すなわち、40ビット長
の符号の各ビットをD₁〜D₄₀で表すと、フリップフロッ
プ90−１〜90−８に最終的に残るデータZ₁〜Z₈は、となる。ただし、「＋」は排他的論理和を表す第10図は（１）式を利用した従来例セル同期回路のブ
ロック構成図を示す。

このセル同期回路は、40ビット長のシフトレジスタ10
1、排他的論理和回路網102、ラッチ回路103、論理和回
路５、論理積回路６、７、フレーム同期保護回路８、イ
ンバータ入力付の論理積回路10およびフレームカウンタ
11を備える。シフトレジスタ101には、入力データと、
その入力データから抽出されたクロックとが入力され
る。また、同じクロックが、ラッチ回路103と論理積回
路10とに供給される。

シフトレジスタ101は入力クロックによりデータをシ
フトさせる。

排他的論理和回路網102は、（１）式の演算を行い、
データZ₁〜Z₈を出力する。（１）式のD₁〜D₄₀はシフト
レジスタ101内のF1〜F40の各フリップフロップの出力に
対応している。

フレーム同期保護回路８は、例えばリセット計数形式
の回路により構成される。リセット計数形式の回路で
は、連続して「１」が入力されると内部状態がセット状
態となり、その出力がフレーム同期はずれ状態を示す
「１」となる。また、連続して「０」が入力されると、
内部状態がリセット状態となり、その出力がフレーム同
期状態を示す「０」となる。

ここで、フレーム同期保護回路８の出力が「１」であ
るとして、このセル同期回路の同期復帰動作を説明す
る。

まず、シフトレジスタ101がクロックにより入力デー
タをシフトさせ、新しい40個のデータを出力する。この
出力を排他的論理和回路網102でCRC演算し、得られたデ
ータZ₁〜Z₈をラッチ回路103に出力する。ラッチ回路103
は、次のクロックでデータZ₁〜Z₈を取り込む。これと同
時に、シフトレジスタ101がデータをシフトさせ、排他
的論理和回路網102は新しい40ビットに対してCRC演算を
行う。

排他的論理和回路網102の入力データ、すなわちシフ
トレジスタ１の内容がCRCビットを含む正しい40ビット
長の符号である場合（ヘッダが入力された場合）、また
はそれと同一系列のデータ列である場合は、データZ₁〜
Z₈がすべて「０」となる。しかし、それ以外のほとんど
の時間には、データZ₁〜Z₈の少なくとも一つが「１」と
なり、論理和回路５の出力が「１」となる。

フレームカウンタ11にフレームパルスが現れていない
ときには、論理積回路６の出力が「０」となるので、論
理積回路７の出力が「０」となり、論理積回路10の出力
にクロックが得られ、フレームカウンタ11が計数動作を
続ける。フレームカウンタ11の出力にフレームパルスが
現れると、論理積回路６の出力が「１」となるので、論
理積回路７、10によってフレームカウンタ11は、次の入
力クロックから論理和回路５の出力が「０」になるまで
計数動作を停止し、フレームパルスを出力している状態
を維持する。

シフトレジスタ101の内容がCRCビットを含む正しい40
ビット長の符号になると、次のクロックで論理和回路５
の出力が「０」となり、その時点でセル同期が復帰し、
その次のクロックによりフレームカウンタ11が計数動作
を開始する。以後、フレームパルス位置で論理和回路５
の出力が「０」となるので、フレーム同期保護回路８に
は連続して「０」が入力され、フレーム同期保護回路８
がリセット状態に移行して同期状態となる。

この回路ではラッチ回路103を用いているが、排他的
論理和回路網102の出力を直接に論理和回路５に入力す
ることもできる。

〔発明が解決しようとする課題〕

第10図に示した従来のセル同期回路は、１ビット即時
シフト方式なのでセル同期復帰時間が短いが、正常に動
作するためには、シフトレジスタ101にクロックが入力
されてからデータを出力するまでの遅延と、排他的論理
和回路網102による遅延との和が、１クロック未満でな
ければならない。また、ラッチ回路103を用いない場合
には、上記の遅延の和にさらに論理和回路５、論理積回
路６、７による遅延を加えた値が、１クロック未満でな
ければならない。

しかし、排他的論理和回路網がCRC演算を一度に行う
ためには、信号を多段接続された排他的論理和回路に通
過させる必要がある。第10図に示した例では、信号が最
大で５段の排他的論理和回路を通過する。排他的論理和
回路１段あたりの遅延時間は、シフトレジスタおよびラ
ッチ回路の構成要素であるフリップフロップの遅延時間
と同等以上である。したがって、このセル同期回路は高
速動作に適していない。

ただし、排他的論理和回路網の中間にラッチ回路を設
けることにより、第10図に示したセル同期回路を高速化
することも可能である。しかし、そのためにはハード量
が増加する。第10図に示した例では、シフトレジスタ10
1、排他的論理和回路網102およびラッチ回路103を合わ
せたハード規模は、同一演算回路を用いるとして、排他
的論理和回路89個、フリップフロップ48個である。高速
化のため排他的論理積回路網２の４段目と５段目の排他
的論理和回路の間にラッチ回路を設けるには、フリップ
フロップが11個必要となる。さらに高速化するために３
段目と４段目の排他的論理和回路の間にラッチ回路を設
けると、必要なフリップフロップの数が第10図の回路よ
り20個増加する。

さらに、この回路をシフトレジスタおよびラッチ回路
の構成素子であるフリップフロップの動作限界まで高速
化するには、排他的論理話回路網の各排他的論理話回路
出力点にラッチ回路を設ける必要があり、その場合には
ハード量が非常に増加する。

しかも、このような排他的論理和回路網は接続構成が
複雑となるため、集積化する場合に配線設計が困難にな
る欠点がある。

また、フレームカウンタの動作限界速度がフリップフ
ロップの動作限界速度より遅いため、セル同期回路全体
としての動作速度が制限されてしまう。

本発明は、以上の課題を解決し、高速動作が可能でし
かも集積化が容易なセル同期回路を提供することを目的
とする。

〔課題を解決するための手段〕

本発明のセル同期回路は、ディジタル情報列にCRCビ
ットを含むｎビットのヘッダが付加されたセルが直列デ
ータ列として入力され、この直列データ列を並列データ
列に変換する直列並列変換手段と、この直列並列変換手
段により得られる並列データ列の位相をセルの位相に一
致される手段とを備え、一致させる手段は、直列並列変
換手段の出力する並列データ列またはその隣接する並列
データ列の間でビットをシフトさせた並列データ列を選
択的に出力するビットシフト手段と、このビットシフト
手段から順次出力された並列データ列に対してCRCビッ
トを求めるために使用したと同等の生成多項式による剰
余を求めるCRC演算手段と、このCRC演算手段の出力から
生成多項式で割り切れるｎビットのデータ列が検出され
るようにビットシフト手段によるビットのシフト量を設
定する手段とを含むセル同期回路において、CRC演算手
段は、ビットシフト手段から順次出力された並列データ
がそれぞれ入力される同一構成の複数のCRC部分演算手
段を含み、この複数のCRC部分演算手段は、各段の出力
が次段の入力の一部となり、１段目のCRC部分演算手段
がひとつめの並列データと次の並列データとについて生
成多項式による剰余を求め、２段目以降の各CRC部分演
算手段が前段の出力とそれまでに処理された並列データ
の次の並列データとからそれまでの複数の並列データに
ついての生成多項式による剰余を求めるように縦続接続
されたことを特徴とする。

〔作用〕

CRC部分演算回路により、並列データに対してパイプ
ライン処理形にCRC演算を行う。このとき、CRC部分演算
回路やその他の構成回路の動作速度は、並列データの速
度、すなわち直列データ列のデータ速度を並列データの
ビット数で割った速度となる。このため、本発明のセル
同期回路は高速動作に適している。

この場合に、並列データの位相とセルの位相とは一般
に一致しない。すなわち、直並列変換の開始位置とセル
の先頭ビットとは一致しない。このため、並列データに
CRC演算を施しても同期を確立することはできない。そ
こで、並列データの位相をセル位相に一致させることが
必要となる。

本発明のセル同期回路は、CRC部分演算回路がすべて
同一構成であり、一つのCRC部分演算回路の回路規模が
従来例に比較して小さくなるので、配線設計が容易にな
り、回路全体としても集積化の設計が容易になる。

〔実施例〕

第１図は本発明第一実施例セル同期回路のブロック構
成図である。この例は、符号長が40ビット、CRC演算手
段の生成多項式がx⁸＋x²＋ｘ＋１、並列データのビット
数が８ビットのときの構成を示す。

このセル同期回路は、ディジタル情報列にCRCビット
を含むヘッダが付加されたセルを入力とし、このセルを
構成する直列データ列について上記CRCビットを求める
ために使用したと同等の生成多項式による剰余を求める
CRC演算手段としてCRC演算回路４を備え、このCRC演算
回路４の出力から直列データ列が上記生成多項式で割り
切れたことを検出してセル同期を確立する手段として、
論理和回路５、論理積回路６、７、フレーム同期保護回
路８、遅延回路９、インバータ入力付の論理積回路10お
よびフレームカウンタ11を備える。

ここで本実施例の特徴とするところは、CRC演算回路
４はヘッダのビット数より少ないビット数毎にCRC演算
を行うCRC部分演算回路16、18、20、22を含み、このCRC
部分演算回路16、18、20、22が処理するビット数毎に直
列データを並列データに変換する直並列変換回路１を備
え、この直並列変換回路１の出力する並列データの位相
をセルの位相に一致させる手段として、論理積回路12、
カウンタ13、14、遅延回路２およびシフトマトリックス
３を備えたことにある。

CRC部分演算回路16の入力にはラッチ回路15が設けら
れ、CRC部分演算回路16と18との間、18と20との間、20
と22との間にはそれぞれラッチ回路17、19、21が設けら
れ、CRC部分演算回路22の出力にはラッチ回路23が設け
られる。

一般的に説明するために、CRCビットのビット数を
ｍ、ヘッダの符号長をｎビット、セルを構成する直列デ
ータ列のクロックをf₀とし、直並列変換回路１がｊビッ
トの並列データを出力するとする。ｊはｎを割り切れる
数であり、n/j＝ｋとする。

直並列変換回路１は、受信した直列データ列をｊビッ
トの並列データに変換してｊビットの並列データを出力
するとともに、受信した直列データ列のクロックの1/j
のクロックf₀/jを出力する。

遅延回路２は、直並列変換回路１の出力する並列デー
タの２ビット目からｊビット目までの出力を、1/jのク
ロックで１クロック分遅延させる。

シフトマトリックス３は、遅延回路２の出力のｊ−１
ビットと直並列変換回路１の出力のｊビットとを入力と
し、制御信号にしたがって、ｊビットを選択して出力す
る。

カウンタ13は1/jのクロックで動作し、〔１セルのビ
ット数〕/j＋ｋを計数する。

カウンタ14は、カウンタ13の出力クロックで動作し、
ｊを計数してその計数値をシフトマトリックス３の制御
信号として出力する。シフトマトリックス３におけるシ
フト量は、カウンタ14の計数値に等しい。

直並列変換回路１の出力する並列データは、そのワー
ド（ｊビット）位相がセル位相（フレームパルスの位
相）と一致しているとは限らない。そこで、直並列変換
回路１の出力と遅延回路２の出力とを組み合わせて、2j
−１ビットの連続した並列データを得る。この2j−１ビ
ットのデータのうち、１ビット目ないしｊ−１ビット目
を先頭とするｊ−１個の並列データを考えると、そのい
ずれかの並列データの位相がセル位相と一致する。カウ
ンタ13、14およびシフトマトリックス３は、このような
セル位相と一致する並列データを選択する。

CRC演算回路４は、シフトマトリックス３の出力する
ｊビットの並列データによりCRC部分演算を行い、得ら
れたｍ個の出力をそれぞれ１段目のｍ個のフリップフロ
ップ（ラッチ回路15の各フリップフロップ）に1/jのク
ロックで入力する。さらに、この１段目のｍ個のフリッ
プフロップの各出力と、シフトマトリックス３の出力す
るｊビットの並列データとにより、再びCRC部分演算を
行い、２段目のｍ個のフリップフロップに1/jのクロッ
クで入力する。同様にして、ｉ−１（３≦ｉ≦ｋ）段目
のｍ個のフリップフロップの各出力と、シフトマトリッ
クス３の出力するｊビットの並列データとによりCRC部
分演算を行い、ｉ段目のｍ個のフリップフロップに1/j
のクロックで入力する。

CRC演算回路４の最終段であるｋ段目のフリップフロ
ップの出力は、論理和回路５に供給される。論理和回路
５の出力は、論理積回路６を経由して、フレームパルス
毎に、そのフレームパルスとの論理積としてフレーム同
期保護回路８に供給される。

フレーム同期回路８は、その入力が論理「１」のと
き、論理積回路７、遅延回路９および論理積回路10を介
してフレームカウンタ11への次に入力クロックを禁止
し、その計数動作を1/jのクロックの１クロック分停止
させる。また、入力が論理「０」の場合には、論理積回
路７、遅延回路９および論理積回路12を介してカウンタ
13への次の入力クロックを禁止し、その計数動作を1/j
のクロックの１クロック分停止させる。

フレームカウンタ11は、1/jのクロックで動作し、
〔１セルのビット数〕/jを計数し、フレームパルスを出
力する。

第１図に示したｍ＝８、ｎ＝40、ｊ＝８の場合につい
て説明する。

並列処理によりCRC演算を行うための回路構成につい
ては、パラレル・スクランブリング・テクニークス・フ
ォー・ディジタル・マルチプレクサズ」、AT＆Ｔテクニ
カル・ジャーナル第65巻、1986年9/10月（“Parallel s
crambling techniques for digital multiplexers",AT
＆T technical journal,sep./oct.1986,Vol.65）に示さ
れた自己同期形スクランブラの並列化手法と同様にして
求めることができる。

この文献によれば、並列処理数が８（ｊ＝８）の場合
の回路構成は、（２）式で与えられるマトリックスT_Sか
らT_S ⁸を求めることによって得られる。T_S ⁸を（３）式に
示す。

（２）式の四つの部分に分けられたマトリックスのうち
右下の部分は、第９図に示したCRC演算回路におけるフ
リップフロップ90−１〜90−８のそれぞれ次の状態を示
す。例えばマトリックスT_Sの９行目は、フリップフロッ
プ90−１の次の状態が、入力データとフリップフロップ
90−８の内容との排他的論理和であることを示してい
る。同様に、マトリックスT_Sの10行目は、フリップフロ
ップ30−２の次の状態がフリップフロップ30−１の内容
とフリップフロップ30−８の内容と排他的論理和、11行
目は、フリップフロップ30−３の次の状態がフリップフ
ロップ30−２の内容とフリップフロップ30−８の内容と
排他的論理和、12行目以降は、フリップフロップ30−４
〜30−８の次の状態がフリップフロップ30−３〜30−７
の内容がシフトしたものとなることを示している。

また、入力データをD₁〜D₈で表わすと、第８列はD
₁を、第７列はD₂を、第１列はD₈をそれぞれ示してい
る。

したがって、現在の状態におけるフリップフロップ90
−１〜90−８の内容をそれぞれF₁〜F₈とすると、次の状
態におけるフリップフロップ30−１〜30−８の内容は、
（２）式を８回乗算した（３）式により与えれる。すな
わちフリップフロップ90−１〜90−８の内容Z₁〜Z₈は、
（３）式から、となる。ここで、「＋」は排他的論理和を表す。CRC部
分演算回路16、18、20、22はそれぞれ、この（４）式の
演算を行うような回路構成となっている。（４）式は排
他的論理和の段数で最大３段であり、高速動作が可能で
ある。また、必要な排他的論理和回路の数は回路全体で
合計84であり、回路規模も比較的小さい。

この（４）式で与えられるZ₁〜Z₈は、ラッチ回路15、
17、19、21、23に入力される。ラッチ回路15に入力され
るZ₁〜Z₈は、（４）式においてF₁〜F₈＝０とすることに
より与えられる。

CRC演算回路４の詳細についてさらに説明する。

シフトマトリックス３が例えばデータD₁〜D₈を出力し
たとする。これらのデータは、次のクロックf₀/8によ
り、ラッチ回路15の各フリップフロップに入力される。
次にシフトマトリックス３がデータD₉〜D₁₆を出力する
と、これらのデータは、その次のクロックf₀/8によって
ラッチ回路15に入力されるとともに、CRC部分演算回路1
6により、ラッチ回路15の出力とCRC部分演算される。CR
C部分演算回路16の出力はラッチ回路17に保持される。
同様の動作を各段のCRC部分演算回路18、20、22および
ラッチ回路17、19、21、23の間で繰り返す。

これにより、最終段のラッチ回路23には、D₁〜D₄₀、D
₉〜D₄₈、D₁₇〜D₅₆、…にたいしてCRC演算した余りの値
が順次入力される。すなわちCRC演算回路４は、クロッ
クf₀/8毎に、互いに８ビット離れた40ビットの入力デー
タに対するCRC演算結果を出力する。

次に、シフトマトリックス３およびカウンタ13、14の
動作について詳しく説明する。

セル位相と並列データのワード位相とが一致している
場合には、ヘッダが入力される毎に、CRC演算回路４の
出力が全ビット「０」となる。これに対してセル位相と
ワード位相とが一致していない場合には、CRC演算回路
４の出力が全ビット「０」となることがない。このよう
なときには、シフトマトリックス３の出力ビットを１ビ
ットだけシフトさせる。

シフトマトリックス３の出力ビットをシフトさせる
と、シフト直後のデータが最終段の１段前のラッチ回路
21に入力するまでの間、CRC演算回路４は１ビット欠落
した40ビットに対してCRC演算を行うことになる。この
ためラッチ回路23からは、その間、誤ったCRC演算結果
が出力される。さらに、最終段のラッチ回路23による遅
延がある。このため、出力ビットのシフトによりセル同
期とワード同期が一致した場合には、f₀/8のクロックで
５クロックが経過した後、１セル以内で同期復帰でき
る。

しかし、〔CRC演算の段数（これはｋに等しい）分の
遅延＋１セルの長さ〕にわたり同期復帰できない場合に
は、そのワード位相では40ビットの正しい符合長データ
が演算回路４に入力されることがなく、同期復帰できな
いことになる。

そこで、カウンタ13により、論理積回路７が不一致パ
ルスを出力している間、直並列変換回路１の出力するf₀
/8のクロックを〔１セルのビット数/8＋５〕個、より一
般的には〔１セルのビット数/j＋ｋ〕個計数する。さら
にカウンタ13は、この個数のクロックを計数する毎に、
カウンタ14にパルスを出力する。カウンタ14は、その計
数値が１増加するたびに、シフトマトリックス３の出力
ビットを１ビットシフトさせる。

第２図は第１図に示した実施例の（ａ）ないし（ｓ）
の各点の信号波形を示す。

ここではセル長を40ビットとし、直並列変換回路１の
入力にはデータD1〜D40が繰り返し入力されるものとし
た。また、正しい40ビットの符号長のデータをD1〜D40
とし、D1〜D40に対してCRC演算をした余りが全ビット
「０」となるものとした。

第２図の（ｂ）、（ｃ）および（ｄ）は、その点に現
れるデータの範囲を示す。また、（ｅ）〜（ｊ）は、図
に示した範囲のデータに対するCRC演算結果を示す。
（ｑ）、（ｓ）はそれぞれカウンタ13、14の計数値を示
す。

初期状態において、フレーム同期保護回路８の出力
（ｍ）が「１」カウンタ13、14の計数値（ｑ）、（ｓ）
が「０」、フレームカウンタ11の計数値がフレームパル
ス出力点より一つ前の状態にあるものとする。

この状態でフレームカウンタ11の出力（ｋ）が「１」
となると、論理和回路５の出力（ｊ）が「１」となり、
論理積回路６、７の出力（ｌ）、（ｎ）が「１」とな
る。この出力（ｎ）がパターン不一致パルスとなり、フ
レームカウンタ11への次の入力クロック（ｏ）が無効に
されるとともに、カウンタ13への次の入力（ｐ）が有効
にされる。したがって、フレームカウンタ11は計数動作
を停止し、カウンタ13は計数動作う開始する。

カウンタ13に計数値（ｑ）が「０」となったとき、カ
ウンタ13は出力パルス（ｒ）を発生する。このパルス
（ｒ）によってカウンタ14は、計数値（ｓ）を１増加さ
せる。この計数値（ｓ）によりシフトマトリックス３が
出力を１ビットだけシフトさせ、その出力ｄをD9〜D16
とする。

これによってCRC演算回路４に入力されるデータは、
１ビット欠落したものとなる。このため、第２図におい
て縦の実線で示した部分は、誤ったCRC演算が行われる
ことになる。

ラッチ回路23の出力（ｉ）にD1〜D40に対する演算結
果が現れると、論理和回路５の出力（ｊ）が「０」とな
り、パターン不一致パルスが無くなり、この点でセル同
期回路が同期復帰する。

第一実施例の回路では、CRC部分演算回路16、18、20
および22をそれぞれ構成する排他的論理和回路網の最大
遅延が排他的論理和回路３段分である。また、直並列変
換回路１以外のすべての回路は、入力クロックf₀の1/8
のクロックで動作すればよい。したがって、この回路は
高速動作に適する。

また、CRC演算回路４は、回路規模の小さな排他的論
理和回路網により構成されるCRC部分演算回路16、18、2
0および22の繰り返し用いるため、LSI化における設計が
容易になる。

本実施例のセル同期復帰時間は従来例より長くなる
が、CRC演算をパイプライン的に処理しているため、単
なる並列処理形のCRC演算回路を用いたものよりも短
い。

また、上位群多重分離装置から、ワード位相のそろっ
た並列データとその並列データのクロックとが与えら
れ、その並列データに対してセル同期をとる場合には、
直並列変換回路１、遅延回路２、シフトマトリックス
３、論理積回路12およびカウンタ13、14は不要となる。
ただしこの場合には、直並列変換回路と並列データの位
相をセルの位相に一致させる手段とが、上位群多重分離
装置に含まれていると考えることができる。

この実施例の動作についてさらに詳しく説明する。こ
こで、時刻t1におけるラッチ回路23、21、19、17、15の
出力信号をそれぞれＳ_1,t1、Ｓ_2,t1、Ｓ_3,t1、Ｓ_4,t1、
Ｓ_5,t1とし、１クロック前の時刻t0におけるラッチ回路
23、21、19、17、15の出力信号をそれぞれＳ_1,t0、Ｓ
_2,t0、Ｓ_3,t0、Ｓ_4,t0、Ｓ_5,t0とし、CRC部分演算回路2
2、20、18、16のうち並列データ入力との直接演算を除
く演算処理の関数T_S ⁸をｆ（）とすると、次の式が成立
する。

Ｓ_1,t1＝ｆ（Ｓ_2,t0）＋ｆ（D1〜D8）Ｓ_2,t1＝ｆ（Ｓ_3,t0）＋ｆ（D1〜D8）Ｓ_3,t1＝ｆ（Ｓ_4,t0）＋ｆ（D1〜D8）Ｓ_4,t1＝ｆ（Ｓ_5,t0）＋ｆ（D1〜D8）Ｓ_5,t1＝ｆ（D1〜D8） ……（５）ただし、データをD1〜D40とする。また、＋は排他的
論理和を示すものとする。なお、並列データとの直接演
算の位置は、図ではCRC部分演算回路の中間位置で行っ
ているが、排他的論理和は演算順序を入れ替えても結果
に変わりがないので、前段からの出力に関する処理と、
その段で入力された並列データに対する処理とを分けて
表現することができる。また、ｆ（D1〜D8）の処理は、
入力位置が変わるだけで、排他的論理和を含まない。

同様にして、時刻t2、t3、t4、t5では以下の各式が成
立する。

Ｓ_1,t2＝ｆ（Ｓ_2,t1）＋ｆ（D9〜D16）Ｓ_2,t2＝ｆ（Ｓ_3,t1）＋ｆ（D9〜D16）Ｓ_3,t2＝ｆ（Ｓ_4,t1）＋ｆ（D9〜D16）Ｓ_4,t2＝ｆ（Ｓ_5,t1）＋ｆ（D9〜D16）Ｓ_5,t2＝ｆ（D9〜D16） ……（６）Ｓ_1,t3＝ｆ（Ｓ_2,t2）＋ｆ（D17〜D24）Ｓ_2,t3＝ｆ（Ｓ_3,t2）＋ｆ（D17〜D24）Ｓ_3,t3＝ｆ（Ｓ_4,t2）＋ｆ（D17〜D24）Ｓ_4,t3＝ｆ（Ｓ_5,t2）＋ｆ（D17〜D24）Ｓ_5,t3＝ｆ（D17〜D24） ……（７）Ｓ_1,t4＝ｆ（Ｓ_2,t3）＋ｆ（D25〜D32）Ｓ_2,t4＝ｆ（Ｓ_3,t3）＋ｆ（D25〜D32）Ｓ_3,t4＝ｆ（Ｓ_4,t3）＋ｆ（D25〜D32）Ｓ_4,t4＝ｆ（Ｓ_5,t3）＋ｆ（D25〜D32）Ｓ_5,t4＝ｆ（D25〜D32） ……（８）Ｓ_1,t5＝ｆ（Ｓ_2,t4）＋ｆ（D33〜D40）Ｓ_2,t5＝ｆ（Ｓ_3,t4）＋ｆ（D33〜D40）Ｓ_3,t5＝ｆ（Ｓ_4,t4）＋ｆ（D33〜D40）Ｓ_4,t5＝ｆ（Ｓ_5,t4）＋ｆ（D33〜D40）Ｓ_5,t5＝ｆ（D33〜D40） ……（９）したがって、Ｓ_1,t5を式（６）、（７）、（８）、
（９）を用いて書き下すことにより、次の式が得られ
る。

Ｓ_1,t5＝ｆ（Ｓ_2,t4）＋ｆ（D33〜D40）＝f²（Ｓ_3,t3）＋f²（D25〜D32）＋ｆ（D33〜D4
0）＝f³（Ｓ_4,t2）＋f³（D17〜D24）＋f²（D25〜D32）＋ｆ（D33〜D40）＝f⁴（Ｓ_5,t1）＋f⁴（D9〜D16）＋f³（D17〜D2
4）＋f²（D25〜D32）＋ｆ（D33〜D40）＝f⁵（D1〜D8））＋f⁴（D9〜D16）＋f³（D17〜D24）＋f²（D25〜D32）＋ｆ（D33〜D40） ……（10）この式は、パイプライン状に並べられた排他的論理和
回路網網16、18、20、22により、ラッチ回路23の出力に
40ビットのデータに対する剰余が得られていることを示
している。なお、式（10）のf⁵（）、f⁴（）、f³（）、
f²（）はそれぞれ、T_S ⁴⁰、T_S ³²、T_S ²⁴、T_S ¹⁶を示す。

第３図は本発明第二実施例セル同期回路のブロック構
成図である。

この実施例は、論理積回路10、12に代えてインバータ
付の論理積回路31、32を用い、カウンタ13として〔１セ
ルのビット数/8＋５〕進のものではなく〔１セルのビッ
ト数/8〕進のものを用い、パルス発生回路33を追加した
ことが第一実施例と異なる。

パルス発生回路33は、カウンタ13の出力パルスによっ
て起動され、f₀/8のクロックで５クロックにわたるパル
スを発生する。このパルスは論理積回路31、32のインバ
ータ入力に供給され、その出力を禁止する。これによ
り、カウンタ13とフレームカウンタ11の双方の計数動作
が停止される。

パルス発生回路33が出力するパルスの幅は、第一実施
例で説明したように、CRC演算回路４が誤った演算結果
を出力する時間と、その最終段のラッチ回路23による遅
延時間との和、すなわち、f₀/jのクロックでｋクロック
に相当する。

もし、符号長が正しく40ビットの入力データ列以外の
入力データ列に対してCRC演算を行った結果が、誤って
全ビット「０」となる場合には、論理和回路５の出力に
パターン一致パルスが出力される。このため、セル同期
復帰時間は１セル分長くなる。そこで、CRC演算回路４
が誤った演算結果を出力する時間とラッチ回路23による
遅延時間の間、その結果をパルス発生回路33により無効
にする。これにより、セル同期復帰時間を短くすること
ができる。

この実施例において、カウンタ13として〔１セルのビ
ット数/8＋５〕進のものを用い、パルス発生回路33がパ
ルスを発生している間には、カウンタ13がf₀/8のクロッ
クを計数する構成とすることもできる。

第４図は本発明第三実施例セル同期回路のブロック構
成図である。

本実施例は、CRC部分演算回路４が処理するビット数
毎に直列データ列を並列データに変換する直並列変換回
路としてシフトレジスタ41を用い、このシフトレジスタ
41の出力する並列データの位相をセルの位相に一致させ
る手段として、論理積回路12、カウンタ13、ラッチ回路
42、微分回路43、インバータ付論理積回路44およびカウ
ンタ45を用いることが第一実施例と異なる。

シフトレジスタ41は、直流データを順次蓄え、これを
８ビットの並列データとして出力する。ラッチ回路42
は、カウンタ45の出力により、シフトレジスタ41の蓄え
ている８ビット並列データを取り込む。

カウンタ45はf₀のクロックを８分周する。

微分回路43は、カウンタ13の出力パルスをクロックf₀
の１クロック分のパルス幅に波形成形する。この波形成
形されたパルスを論理積回路44のインバータ入力に供給
し、この論理積回路44の他方の入力にはf₀のクロックを
供給する。これにより論理積回路44は、カウンタ13がパ
ルスを出力したとき、それ以降の連続する８個のクロッ
のうちの一つを停止する。

したがって、カウンタ13がパルスを出力すると、カウ
ンタ45の出力するf₀/8のクロックのタイミングがf₀だけ
遅れる。この間にシフトレジスタ41のデータが１ビット
進むため、ラッチ回路42に入力される並列データの位相
を変化させることができる。

本実施例の回路は、シフトレジスタ41、ラッチ回路4
2、微分回路42、論理積回路44およびカウンタ45以外の
回路がすべて入力クロックの1/8のクロックで動作すれ
ばよく、高速動作に適する。また、第一実施例と同様
に、CRC演算回路４の集積化における設計が容易にな
る。

この実施例のセル同期復帰時間は従来例より長くなる
が、CRC演算をパイプライン的に処理しているため、単
に並列処理形のCRC演算回路を用いたものより短い。

第５図は本発明第四実施例セル同期回路のブロック構
成図である。

この実施例は、論理積回路10、12に代えてインバータ
付の論理積回路31、32を用い、カウンタ13として〔１セ
ルのビット数/8＋５〕進のものではなく〔１セルのビッ
ト数/8〕進のものを用い、パルス発生回路33を追加した
ことが第三実施例と異なる。すなわち、第一実施例から
第二実施例への変更と同様の変更を第三実施例に施した
ものである。

第６図は本発明第五実施例セル同期回路のブロック構
成図である。

この実施例は、CRC演算回路４を並列処理数ｊ（この
例では８）と同じ個数だけ用いることにより、CRC演算
回路４への入力データのワード位相を変化させるための
回路、すなわち論理積回路12およびカウンタ13、14を除
いたものである。すなわち、この直並列変換回路の出力
する並列データの位相をセルの位相に一致させる手段と
して、CRC演算回路４、論理和回路５、論理積回路６お
よびフレーム同期保護回路８を並列データのビット数だ
け備え、さらに、論理積回路61、62を備える。

８個のCRC演算回路４は、それぞれ１ビットずつずれ
た８ビットの並列データを入力として、CRC演算を行
う。１セルの入力データの間には、８個のCRC演算回路
４のいずれか一つの出力に、正しい40ビットの符号長デ
ータに対するCRC演算結果である全ビット「０」が現れ
る。

同期はずれ状態では、すべてのフレーム同期保護回路
８の出力が「１」になり、論理積回路62の出力が「１」
となる。したがって、論理積回路７が有効となる。この
状態で論理積回路61の出力が「１」のとき、論理積回路
７の出力はパターン不一致パルスとなり、フレームカウ
ンタ11が計数を開始する。

どれか一つのCRC演算回路４の出力が全ビット「０」
となると、論理積回路61の出力は「０」となり、論理積
回路７の出力はパターン一致パルスとなる。これによ
り、このセル同期回路が同期復帰する。

同期復帰した後は、全ビット「０」を検出したCRC演
算回路４に対応するフレーム同期保護回路８だけに連続
して「０」が書き込まれ、そのフレーム同期保護回路８
の出力のみが、「１」から「０」に変化する。

各フレーム同期保護回路８の出力は、シフトマトリッ
クス３のシフト量を制御する制御信号として用いられ
る。このためシフトマトリックス３のシフト量は、出力
が「０」となっているフレーム同期保護回路８に対応し
た値に設定される。これによってシフトマトリックス３
の出力には、フレームパルスの位相に対応した正しいワ
ード位相の並列データが得られる。

シフトマトリックス３の制御信号がフレーム保護回路
８の出力によって与えられるので、伝送路上でのビット
エラーが生じても、シフトマトリックス３の出力が誤っ
た信号になることはない。

本実施例のセル同期回路は、直並列変換回路１以外の
回路がすべて入力クロックの1/8のクロックで動作すれ
ばよく、高速動作に適する。また、第一実施例と同様
に、CRC演算回路４は集積化における設計が容易であ
る。

本実施例のセル同期回路は、CRC演算をパイプライン
的に処理し、かつ八個のCRC演算回路４を用いて同期パ
ターンを並列に検出するため、セル同期復帰時間が従来
例と同等になる。

本実施例のセル同期回路は、ハード規模が大きいが、
処理速度が低速化されるため、CMOSによる集積化が可能
であり、１チップの集積回路によって実施できる。

第７図は第一、第二および第五実施例における直並列
変換回路１と遅延回路２との機能を他の回路で実現する
回路構成を示す。

この回路は、CRC演算回路４の並列処理数をｊとする
とき、2j−１の長さのシフトレジスタ71およびラッチ回
路72を用い、カウンタ73でｊ分周したクロックにより、
ラッチ回路72を動作させる。

〔発明の効果〕以上説明したように、本発明のセル同期回路は、入力
データを直並列変換した後との並列データに対して、並
列動作するCRC部分演算回路をラッチ回路を介して縦続
接続し、パイプライン処理形のCRC演算を行う。これに
より、ほとんどの回路の回路の動作速度が直並列変換後
の並列データの速度でよく、高速動作に適する。

また、CRC部分演算回路がすべて同一構成であり、一
つのCRC部分演算回路の回路規模が小さくなるので、配
線設計が容易となり、全体としての集積化が容易とな
る。

【図面の簡単な説明】

第１図は本発明第一実施例セル同期回路のブロック構成
図。第２図は各点の信号を示す図。第３図は本発明第二実施例セル同期回路のブロック構成
図。第４図は本発明第三実施例セル同期回路のブロック構成
図。第５図は本発明第四実施例セル同期回路のブロック構成
図。第６図は本発明第五実施例セル同期回路のブロック構成
図。第７図は直並列変換回路と遅延回路との機能を実現する
回路を示す図。第８図ははヘッダ内にCRCビットが付加されたセルの構
成を示す図。第９図はCRC演算回路の一例を示すブロック構成図。第10図は従来例セル同期回路のブロック構成図。１……直並列変換回路、２、９……遅延回路、３……シ
フトマトリックス、４……CRC演算回路、５……論理和
回路、６、７、10、12、31、32、44、61、62……論理積
回路、13、14、45、73……カウンタ、15、17、19、21、
23、42、72……ラッチ回路、16、18、20、22……CRC部
分演算回路、33……パルス発生回路、41、71、101……
シフトレジスタ、43……微分回路、90−１〜90−１……
フリップフロップ、91−１〜91−３……排他的論理和回
路、102……排他的論理和網。

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｑ 3/00 １０１ 9466−5ＫＨ０４Ｌ 11/20 Ｄ (56)参考文献特開昭51−18404（ＪＰ，Ａ) 特開平１−200840（ＪＰ，Ａ) 特開平１−205643（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】ディジタル情報列にCRCビットを含むｎビ
ットのヘッダが付加されたセルが直列データ列として入
力され、この直列データ列を並列データ列に変換する直列並列変
換手段と、この直列並列変換手段により得られる並列データ列の位
相を上記セルの位相に一致させる手段とを備え、上記一致させる手段は、上記直列並列変換手段の出力す
る並列データ列またはその隣接する並列データ列の間で
ビットをシフトさせた並列データ列を選択的に出力する
ビットシフト手段と、このビットシフト手段から順次出
力された並列データ列に対して上記CRCビットを求める
ために使用したと同等の生成多項式による剰余を求める
CRC演算手段と、このCRC演算手段の出力から上記生成多
項式で割り切れるｎビットのデータ列が検出されるよう
に上記ビットシフト手段によるビットのシフト量を設定
する手段とを含むセル同期回路において、上記CRC演算手段は、上記ビットシフト手段から順次出
力された並列データがそれぞれ入力される同一構成の複
数のCRC部分演算手段を含み、この複数のCRC部分演算手段は、各段の出力が次段の入
力の一部となり、１段目のCRC部分演算手段がひとつめ
の並列データと次の並列データとについて上記生成多項
式による剰余を求め、２段目以降の各CRC部分演算手段
が前段の出力とそれまでに処理された並列データの次の
並列データとからそれまでの複数の並列データについて
の上記生成多項式による剰余を求めるように縦続接続さ
れたことを特徴とするセル同期回路。