JPH03123228A - セル同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル通信に利用する。特に、情報列にヘ
ッダが付加されたセルを情報単位として伝送する方式に
関する。さらに詳しくは、ＣＲＣ（ｃｙｃｌｉｃ　ｒｅ
ｄｕｎｄｕｎｃｙ　ｃｈｅｃｈ）　　ビットが付加され
たデータ列はＣＲＣ演算で割り切れることから、ヘッダ
にＣＲＣビットを付加して伝送し、受信側で、ＣＲＣ演
算により割り切れるデータ列を同期パターンとみなして
セル同期を確立するセル同期回路に関する。

本発明は、入力直列データ列を並列データに変換し、こ
の並列データに対してパイプライン処理形のＣＲＣ演算
を施すことにより、セル同期回路の高速動作を可能とし
、しかも集積化を容易にするものである。

〔従来の技術〕

受信信号の誤り検出および誤り訂正を行うため、情報信
号にＣＲＣビットを付加して伝送する方式％式％ ＣＲＣビットは、情報信号を生成多項式で除算したとき
の剰余として与えられる。ｍビットのＣＲＣビットを得
るには、ｍ次の生成多項式を用いる。このＣＲＣビット
が付加されたデータ列は、同じ生成多項式またはその多
項式を因数分解した多項式、例えばｍ次の生成多項式が
１次とｍ−１次の二つの生成多項式に分離できる場合の
ｍ−１次の生成多項式によるＣＲＣ演算（除算）により
、全ビットが「０」　（割り切れる）性質がある。

第８図にＣＲＣビットの使用例を示す。この例は、情報
列にヘッダを付加したセルを伝送単位とする場合に、ヘ
ッダとして、宛先を示す信号とその信号から得られたＣ
ＲＣビットとを用いたものである。

セルを伝送する場合に、ヘッダとしてＣＲＣビットが付
加されたデータ列を用いると、これをセル同期に利用す
ることができる。すなわち、ヘッダ長をｎビットとする
とき、伝送路上でのビット誤りの発生がなければ、ＣＲ
Ｃビットを含む符号長ｎビットのデータ列（ヘッダ部分
）をＣＲＣ演算回路で割った余りが全ビット「０」とな
るので、このパターンをセル同期パターンとみなしてセ
ル同期をとる。

第９図はＣＲＣ演算回路の一例を示すブロック構成図で
ある。ここでは、生成多項式が、ｘ’　十ｘ’　＋ｘ＋
１ のときの一般的な例を示す。この回路は三個の排他的論
理和回路９０と八個のフリップフロップ９１とにより構
成され、フリップフロップ９１は入力データのクロック
で動作する。

ここで、符号長ｎを４０ピツトとする。最初にＦ１〜Ｆ
８のフリップフロップ９１の内容をすべて「０」として
おくと、４０ビツト長の符号の入力が完了したとき、フ
リップフロップ９１に並んだデータがＣＲＣ演算の余り
となる。この余りが全ビット「ｏ」となるものをセル同
期パターンとして用いる。

この方式では、セル同期復帰時間を短くするために、１
ビット即時シフト方式のセル同期回路が必要となる。す
なわち、符号長ｎビットに対するＣＲＣ演算を入力デー
タ列のクロックで１クロック以内に実行することが必要
である。このためには、上記の演算において、各フリッ
プフロップ９１に最終的に残ったデータが４０ビツト長
の符号の各ビットに対するＣＲＣ演算の累積値であるこ
とを利用する。すなわち、４０ビツト長の符号の各ビッ
トをＤＩ　−Ｉ）ｔｏで表すと、Ｆ１〜Ｆ８のフリップ
フロップ９１に最終的に残るデータ２１〜Ｚｓ　は、（
１〕 となる。ただし、「＋」は排他的論理和を表す第１０図
は（１）式を利用した従来例セル同期回路のブロック構
成図を示す。

このセル同期回路は、４０ビツト長のシフトレジスタ１
０１、排他的論理和回路網１０２、ラッチ回路１０３、
論理和回路５、論理積回路６．７、フレーム同期保護回
路８、インバータ入力付の論理積回路１０およびフレー
ムカウンタ１１を備える。シフトレジスタ１０１には、
入力データと、その入力データから抽出されたクロック
とが入力される。また、同じクロックが、ラッチ回路１
０３　と論理積回路１０とに供給される。

シフトレジスタ１０１　は入力クロックによりデータを
シフトさせる。

排他的論理和回路網１０２は、（１）式の演算を行い、
データＺ＋−Ｌを出力する。（１）式のＤ　１〜Ｄ　４
０はシフトレジスタ１０１内のＦ１〜Ｆ８の各フリップ
フロップ９１の出力に対応している。

フレーム同期保護回路８は、例えばリセット計数形式の
回路により構成される。リセット計数形式の回路では、
連続して「１」が入力されると内部状態がセット状態と
なり、その出力がフレーム同期はずれ状態を示す「１」
となる。また、連続して「０」が入力されると、内部状
態がリセット状態となり、その出力がフレーム同期状態
を示す「０」となる。

ここで、フレーム同期保護回路８の出力が「１」である
として、このセル同期回路の同期復帰動作を説明する。

まず、シフトレジスタ１０１がクロックにより入力デー
タをシフトさせ、新しい４０個のデータを出力する。こ
の出力を排他的論理和回路網１０２でＣＲＣ演算し、得
られたデータＺ＋−Ｚａをラッチ回路１０３に出力する
。ラッチ回路１０３は、次のクロックでデータＺ、〜Ｚ
８を取り込む。これと同時に、シフトレジスタ１０１が
データをシフトさせ、排他的論理和回路網１０２は新し
い４０ビツトに対してＣＲＣ演算を行う。

排他的論理和回路網１０２の入力データ、すなわちシフ
トレジスタ１の内容がＣＲＣビットを含む正しい４０ビ
ツト長の符号である場合（ヘッダが入力された場合）、
またはそれと同一系列のデータ列である場合は、データ
２１〜Ｚ８がすべて「０」となる。しかし、それ以外の
ほとんどの時間には、データ２１〜Ｚ８の少なくとも一
つが「１」となり、論理和回路５の出力が「１」となる
。

フレームカウンタ１１にフレームパルスが現れていない
ときには、論理積回路６の出力が「０」となるので、論
理積回路７の出力が「０」となり、論理積回路１０の出
力にクロックが得られ、フレームカウンタ１１が計数動
作を続ける。フレームカウンタ１１の出力にフレームパ
ルスが現れると、論理積回路６の出力が「１」となるの
で、論理積回路７．１０によってフレームカウンタ１１
は、次の入力クロックから論理和回路５の出力が「０」
になるまで計数動作を停止し、フレームパルスを出力し
ている状態を維持する。

シフトレジスタ１０１の内容がＣＲＣビットを含む正し
い４０ビツト長の符号になると、次のクロックで論理和
回路５の出力が「０」となり、その時点でセル同期が復
帰し、その次のクロックによりフレームカウンタ１１が
計数動作を開始する。以後、フレームパルス位置で論理
和回路５の出力が「０」となるので、フレーム同期保護
回路８には連続して「０」が入力され、フレーム同期保
護回路８がリセット状態に移行して同期状態となる。

この回路ではラッチ回路１０３を用いているが、排他的
論理和回路網１０２の出力を直接に論理和回路５に入力
することもできる。

〔発明が解決しようとする課題〕

第１０図に示した従来のセル同期回路は、１ビット即時
シフト方式なのでセル同期復帰時間が短いが、正常に動
作するためには、シフトレジスタ１０１にクロックが入
力されてからデータを出力するまでの遅延と、排他的論
理和回路網１０２による遅延との和が、１クロック未満
でなければならない。

また、ラッチ回路１０３を用いない場合には、上記の遅
延の和にさらに論理和回路５、論理積回路６．７による
遅延を加えた値が、１クロツタ未満でなければならない
。

しかし、排他的論理和回路網がＣＲＣ演算を−度に行う
ためには、信号を多段接続された排他的論理和回路に通
過させる必要がある。第１０図に示した例では、信号が
最大で５段の排他的論理和回路を通過する。排他的論理
和回路１段あたりの遅延時間は、シフトレジスタおよび
ラッチ回路の構成要素であるフリップフロップの遅延時
間と同等以上である。したがって、このセル同期回路は
高速動作に適していない。

ただし、排他的論理和回路網の中間にラッチ回路を設け
ることにより、第１０図に示したセル同期回路を高速化
することも可能である。しかし、そのためにはハード量
が増加する。第１０図に示した例では、シフトレジスタ
１０１、排他的論理和回路網１０２およびラッチ回路１
０３を合わせたハード規模は、同一演算回路を用いると
して、排他的論理和回路８９個、フリップフロップ４８
個である。高速化のため排他的論理積回路網２の４段目
と５段目の排他的論理和回路の間にラッチ回路を設ける
には、フリップフロップが１１個必要となる。さらに高
速化するために３段目と４段目の排他的論理和回路の間
にラッチ回路を設けると、必要なフリップフロップの数
が第１０図の回路より２０個増加する。

さらに、この回路をシフトレジスタおよびラッチ回路の
構成素子であるフリップフロップの動作限界まで高速化
するには、排他的論理積回路網の各排他的論理積回路出
力点にラッチ回路を設ける必要があり、その場合にはハ
ード量が非常に増加する。

しかも、このような排他的論理和回路網は接続構成が複
雑となるため、集積化する場合に配線設計が困難になる
欠点がある。

また、フレームカウンタの動作限界速度がフリップフロ
ップの動作限界速度より遅いため、セル同期回路全体と
しての動作速度が制限されてしまう。

本発明は、以上の課題を解決し、高速動作が可能でしか
も集積化が容易なセル同期回路を提供することを目的と
する。

〔課題を解決するための手段〕

本発明のセル同期回路は、受信直列データ列を並列デー
タに直並列変換し、得られた並列データに対してバイブ
ライン処理形のＣＲＣ演算を行うことを特徴とする。

すなわち、ヘッダのビット数より少ないビット数毎にＣ
ＲＣ演算を行うＣＲＣ部分演算回路と、このＣＲＣ部分
演算回路が処理するビット数毎にセルを構成する直列デ
ータ列を並列データに変換する直並列変換回路と、この
直並列変換回路の出力する並列データの位相をセルの位
相に一致させる手段とを備えたことを特徴とする。

〔作　用〕

ＣＲＣ部分演算回路により、並列データに対してパイプ
ライン処理形にＣＲＣ演算を行う。このとき、ＣＲＣ部
分演算回路やその他の構成回路の動作速度は、並列デー
タの速度、すなわち直列データ列のデータ速度を並列デ
ータのビット数で割った速度となる。このため、本発明
のセル同期回路は高速動作に適している。

この場合に、並列データの位相とセルの位相とは一般に
一致しない。すなわち、直並列変換の開始位置とセルの
先頭ビットとは一致しない。このため、並列データにＣ
ＲＣ演算を施しても同期を確立することはできない。そ
こで、並列データの位相をセル位相に一致させることが
必要となる。

本発明のセル同期回路は、ＣＲＣ部分演算回路がすべて
同一構成であり、一つのＣＲＣ部分演算回路の回路規模
が従来例に比較して小さくなるので、配線設計が容易に
なり、回路全体としても集積化の設計が容易になる。

〔実施例〕

第１図は本発明第一実施例セル同期回路のブロック構成
図である。この例は、符号長が４０ビツト、ＣＲＣ演算
手段の生成多項式がｘ’　＋ｘ２＋ｘ＋１、並列データ
のビット数が８ビツトのときの構成を示す。

このセル同期回路は、ディジタル情報列にＣＲＣビット
を含むヘッダが付加されたセルを入力とし、このセルを
構成する直列データ列について上記ＣＲＣビットを求め
るために使用したと同等の生成多項式による剰余を求め
るＣＲＣ演算手段としてＣＲＣ演算回路４を備え、この
ＣＲＣ演算回路４の出力から直列データ列が上記生成多
項式で割り切れたことを検出してセル同期を確立する手
段として、論理和回路５、論理積回路６．７、フレーム
同期保護回路８、遅延回路９、インバータ入力付の論理
積回路１０およびフレームカウンタ１１を備える。

ここで本実施例の特徴とするところは、ＣＲＣ演算回路
４はヘッダのビット数より少ないビット数毎にＣＲＣ演
算を行うＣＲＣ部分演算回路１６．１８．２０．２２を
含み、このＣＲＣ部分演算回路１６．１８．２０．２２
が処理するビット数毎に直列データを並列データに変換
する直並列変換回路１を備え、この直並列変換回路１の
出力する並列データの位相をセルの位相に一致させる手
段として、論理積回路１２、カウンタ１３．１４、遅延
回路２およびシフトマトリックス３を備えたことにある
。

ＣＲＣ部分演算回路１６０入力にはラッチ回路１５が設
けられ、ＣＲＣ部分演算回路１６と１８との間、１８と
２０との間、２０と２２との間にはそれぞれラッチ回路
１７．１９．２１が設けられ、ＣＲＣ部分演算回路２２
の出力にはラッチ回路２３が設けられる。

一般的に説明するために、ＣＲＣビットのビット数をｍ
、ヘッダの符号長をｎビット、セルを構成する直列デー
タ列のクロックをｆ。とじ、直並列変換回路１がｊビッ
トの並列データを出力するとする。ｊはｎを割り切れる
数であり、ｎ／ｊ＝にとする。

直並列変換回路１は、受信した直列データ列をｊビット
の並列データに変換してｊビットの並列データを出力す
るとともに、受信した直列データ列のクロックの１／ｊ
のクロックｆ。／ｊを出力する。

遅延回路２は、直並列変換回路１の出力する並列データ
の２ビツト目からＪビット目までの出力を、１／ｊのク
ロックでｌクロック分遅延させる。

シフトマトリックス３は、遅延回路２の出力のｊ−１ビ
ツトと直並列変換回路１の出力のＪビットとを入力とし
、制御信号にしたがって、ｊビットを選択して出力する
。

カウンタ１３は１／ｊのクロックで動作し、〔ｌセルの
ビット数］／ｊ＋ｋを計数する。

カウンタ１４は、カウンタ１３の出力クロックで動作し
、ｊを計数してその計数値をシフトマトリックス３０制
御信号として出力する。シフトマトリックス３における
シフト量は、カウンタ１４の計数値に等しい。

直並列変換回路１の出力する並列データは、そのワード
（ｊビット）位相がセル位相（フレームパルスの位相）
と一致しているとは限らない。そこで、直並列変換回路
１の出力と遅延回路２の出力とを組み合わせて、２ｊ−
１ビツトの連続した並列データを得る。この２ｊ−１ビ
ツトのデータのうち、１ビツト目ないしｊ−１ビツト目
を先頭とするｊ−１個の並列データを考えると、そのい
ずれかの並列データの位相がセル位相と一致する。

カウンタ１３．１４およびシフトマトリックス３は、こ
のようなセル位相と一致する並列データを選択する。

ＣＲＣ演算回路４は、シフトマトリックス３の出力する
ｊビットの並列データによりＣＲＣ部分演算を行い、得
られたｍ個の出力をそれぞれ１段目のｍ個のフリップフ
ロップ（ラッチ回路１５の各フリップフロップ）に１／
ｊのクロックで入力する。さらに、この１段目のｍ個の
フリップフロップの各出力と、シフトマトリックス３の
出力するｊビットの並列データとにより、再びＣＲＣ部
分演算を行い、２段目のｍ個のフリップフロップに１／
ｊのクロックで入力する。同様にして、ｉ−１（３≦ｉ
≦ｋ）段目のｍ個のフリップフロップの各出力と、シフ
トマトリックス３の出力するｊビットの並列データとに
よりＣＲＣ部分演算を行い、１段目のｍ個のフリップフ
ロップにｌ／ｊのクロックで入力する。

ＣＲＣ演算回路４の最終段であるに段目のフリップフロ
ップの出力は、論理和回路５に供給される。論理和回路
５の出力は、論理積回路６を経由して、フレームパルス
毎に、そのフレームパルスとの論理積としてフレーム同
期保護回路８に供給される。

フレーム同期回路８は、その入力が論理「ｌ」のとき、
論理積回路７、遅延回路９および論理積回路１０を介し
てフレームカウンタ１１への次に入力クロックを禁止し
、その計数動作を１／ｊのクロックの１クロック分停止
させる。また、入力が論理「０」の場合には、論理積回
路７、遅延回路９および論理積回路１２を介してカウン
タ１３への次の入力クロックを禁止し、その計数動作を
１／Ｊのクロックの１クロック分停止させる。

フレームカウンタ１１は、１／Ｊのクロックで動作し、
〔１セルのビット数〕／ｊを計数し、フレームパルスを
出力する。

第１図に示したｍ＝８、ｎ＝４０、ｊ＝８の場合につい
て説明する。

並列処理によりＣＲＣ演算を行うための回路構成につい
ては、パラレル・スクランプリング・テクニークス・フ
ォー・ディジタル・マルチブレクサズ」、ＡＴ＆Ｔテク
ニカル・ジャーナル第６５巻、１９８６年９／１０月　
（”Ｐａｒａｌｌｅｌ　ｓｃｒａｍｂｌｉｎｇ　ｔｅｃ
ｈｎ＋−ｑｕｅｓ　ｆｏｒ　ｄｉｇｉｔａｌ　ｍｕｌｔ
ｉｐｌｅｘｅｒｓ　、　ＡＴ＆Ｔ　ｔｅｃｈｎ＋−ｃａ
ｌ　ｊｏｕｒｎａｌ、　　ｓｅｐ、１０ｃｔ、　　１９
８６．　Ｖｏｌ、５５）に示された自己同期形スクラン
ブラの並列化手法と同様にして求めることができる。

この文献によれば、並列処理数が８　（ｊ＝８）の場合
の回路構成は、（２）式で与えられるマトリックスＴ、
からＴ％”を求めることによって得られる。

ＴｉＢを（３）式に示す。

（以下本頁余白） うち右下の部分は、第９図に示したＣＲＣ演算回路にお
けるＦ１〜Ｆ８のフリップフロップ９１のそれぞれ次の
クロックにおける状態を示す。例えばマトリックスＴ、
０９行目は、Ｆｌの次の状態が入力データとＦｓの内容
との排他的論理和であることを示している。

また、入力データをり、−Ｄ、で表すと、第８列はＤｌ
を、第７列はＤ２を、第１列はＤ８をそれぞれ示してい
る。

したがって、現在の状態におけるＦｌ−Ｆｓの内容をそ
れぞれＦＩ−Ｆｓ　とすると、次の状態におけルＦ１〜
Ｆ８（７）内容ｚ、　〜ｚｓ　は、（３）式カラ、（２
）式の四つの部分に分けられたマ）　ＩＪフックスとな
る。ここで、「＋」は排他的論理和を表す。

この（４）式で与えられる２１〜Ｚ８は、ラッチ回路１
５．１７．１９．２１．２３に入力される。ラッチ回路
１５に入力される２１〜Ｚ８は、（４）式においてＦ１
〜Ｆ８＝０とすることにより与えられる。

ＣＲＣ演算回路４の詳細についてさらに説明する。

シフトマトリックス３が例えばデータＤ１〜Ｄ８を出力
したとする。これらのデータは、次のクロックｆ０／８
により、ラッチ回路１５の各フリップフロップに入力さ
れる。次にシフトマトリックス３がデータＤ、〜Ｄ　＋
　６を出力すると、これらのデータは、その次のクロッ
クｆ　ｏ　／　８によってラッチ回路１５に入力される
とともに、ＣＲＣ部分演算回路１６により、ラッチ回路
１５の出力とＣＲＣ部分演算される。ＣＲＣ部分演算回
路１６の出力はラッチ回路１７に保持される。同様の動
作を各段のＣＲＣ部分演算回路１８．２０．２２および
ラッチ回路１７．１９．２１．２３の間で繰り返す。

これにより、最終段のラッチ回路２３には、Ｄ１〜Ｄ４
゜、Ｄ、〜Ｄ＜ａ、Ｄ１７〜Ｉ）ｓｓ、・・・にたいし
てＣＲＣ演算した余りの値が順次入力される。すなわち
ＣＲＣ演算回路４は、クロックｆ０／８毎に、互いに８
ビツト離れた４０ビツトの入力データに対するＣＲＣ演
算結果を出力する。

次に、シフトマトリックス３およびカウンタ１３．１４
の動作について詳しく説明する。

セル位相と並列データのワード位相とが一致している場
合には、ヘッダが入力される毎に、ＣＲＣ演算回路４の
出力が全ビット「０」となる。これに対してセル位相と
ワード位相とが一致していない場合には、ＣＲＣ演算回
路４の出力が全ビット「０」となることがない。このよ
うなときには、シフトマトリックス３の出力ビットを１
ビツトだけシフトさせる。

シフトマトリックス３の出力ビットをシフトさせると、
シフト直後のデータが最終段の１段前のラッチ回路２１
に入力するまでの間、ＣＲＣ演算回路４は１ビツト欠落
した４０ビツトに対してＣＲＣ演算を行うことになる。

このためラッチ回路２３からは、その間、誤ったＣＲＣ
演算結果が出力される。さらに、最終段のラッチ回路２
３による遅延がある。このため、出力ビットのシフトに
よりセル同期とワード同期が一致した場合には、ｆ０／
８のクロックで５クロツクが経過した後、１セル以内で
同期復帰できる。

しかし、ＣＣＲＣ演算の段数（これはｋに等しい）分の
遅延＋１セルの長さ〕にわたり同期復帰できない場合に
は、そのワード位相では４０ビツトの正しい符合長デー
タがＣＲＣ演算回路４に入力されることがなく、同期復
帰できないことになる。

そこで、カウンタ１３により、論理積回路７が不一致パ
ルスを出力している間、直並列変換回路１の出力するｆ
。／８のクロックを〔１セルのビット数／８＋５１個、
より一般的には〔１セルのビット数／ｊ十ｋ）個計数す
る。さらにカウンタ１３は、この個数のクロックを計数
する毎に、カウンタ１４にパルスを出力する。カウンタ
１４は、その計数値が１増加するたびに、シフトマトリ
ックス３の出力ビットを１ビツトシフトさせる。

第２図は第１図に示した実施例の（ａ）ないしくＳ）の
各点の信号波形を示す。

ここではセル長を４０ビツトとし、直並列変換回路１０
入力にはデータＤ１〜Ｄ４０が繰り返し入力されるもの
とした。また、正しい４０ビツトの符号長のデータをＤ
１〜Ｄ４０とし、Ｄ１〜Ｄ４０に対してＣＲＣ演算をし
た余りが全ビット「０」となるものとした。

第２図のら〕、（Ｃ）および（ｄ）は、その点に現れる
データの範囲を示す。また、（ｅ）〜（ｊ）は、図に示
した範囲のデータに対するＣＲＣ演算結果を示す。（Ｑ
）、（Ｓ）はそれぞれカウンタ１３．１４の計数値を示
す。

初期状態において、フレーム同期保護回路８の出力（ホ
）が「１」カウンタ１３．１４の計数値（ｑ）、（Ｓ）
が「０」、フレームカウンタ１１の計数値−ｂ＜フレー
ムパルス出力点より一つ前の状態にあるものとする。

この状態でフレームカウンタ１１の出力（９）が「１」
となると、論理和回路５の出力（ｊ）が「１」となり、
論理積回路６．７の出力（１）、（ｎ）が「１」となる
。

この出力（ｎ）がパターン不一致パルスとなり、フレ−
ムカウンタ１１への次の入力クロック（○）が無効にさ
れるとともに、カウンタ１３への次の入力（ｐ）が有効
にされる。したがって、フレームカウンタ１１は計数動
作を停止し、カウンタ１３は計数動作う開始する。

カウンタ１３の計数値（４）が「０」となったとき、カ
ウンタ１３は出力パルス（ｒ）を発生する。このパルス
（ｒ）によってカウンタ１４は、計数値（Ｓ）を１増加
させる。この計数値（Ｓ）によりシフトマトリックス３
が出力を１ビツトだけシフトさせ、その出力ｄをＤ９〜
Ｄ１６とする。

これによってＣＲＣ演算回路４に入力されるデータは、
１ビツト欠落したものとなる。このため、第２図におい
て縦の実線で示した部分は、誤ったＣＲＣ演算が行われ
ることになる。

ラッチ回路２３の出力（ｉ）にＤ１〜Ｄ４０に対する演
算結果が現れると、論理和回路５の出力（ｊ）が「０」
となり、パターン不一致パルスが無くなり、この点でセ
ル同期回路が同期復帰する。

第一実施例の回路では、ＣＲＣ部分演算回路１６．１８
．２０および２２をそれぞれ構成する排他的論理和回路
網の最大遅延が排他的論理和回路３段分である。また、
直並列変換回路１以外のすべての回路は、入力クロック
ｆ０の１／８のクロックで動作すればよい。したがって
、この回路は高速動作に適する。

また、ＣＲＣ演算回路４は、回路規模の小さな排他的論
理和回路網により構成されるＣＲＣ部分演算回路１６．
１８．２０および２２を繰り返し用いるため、ＬＳＩ化
における設計が容易になる。

本実施例のセル同期復帰時間は従来例より長くなるが、
ＣＲＣ演算をパイプライン的に処理しているため、単な
る並列処理形のＣＲＣ演算回路を用いたものよりも短い
。

また、上位群多重分離装置から、ワード位相のそろった
並列データとその並列データのクロックとが与えられ、
その並列データに対してセル同期をとる場合には、直並
列変換回路１、遅延回路２、シフトマトリックス３、論
理積回路１２およびカウンタ１３．１４は不要となる。

ただしこの場合には、直並列変換回路と並列データの位
相をセルの位相に一致させる手段とが、上位群多重分離
装置に含まれていると考えることができる。

第３図は本発明第二実施例セル同期回路のブロック構成
図である。

この実施例は、論理積回路１０．１２に代えてインバー
タ付の論理積回路３１．３２を用い、カウンタ１３とし
て〔１セルのビット数／８＋５１進のものではなく〔１
セルのビット数／８〕進のものを用い、パルス発生回路
３３を追加したことが第一実施例と異なる。

パルス発生回路３３は、カウンタ１３の出力パルスによ
って起動され、ｆｏ／８のクロックで５クロツクにわた
るパルスを発生する。このパルスは論理積回路３１．３
２のインバータ入力に供給され、その出力を禁止する。

これにより、カウンタ１３とフレームカウンタ１１の双
方の計数動作が停止される。

パルス発生回路３３が出力するパルスの幅は、第一実施
例で説明したように、ＣＲＣ演算回路４が誤った演算結
果を出力する時間と、その最終段のラッチ回路２３によ
る遅延時間との和、すわなち、ｆ　ｏ　／　３のクロッ
クでにクロックに相当する。

もし、符号長が正しく４０ビツトの入力データ列以外の
入力データ列に対してＣＲＣ演算を行った結果が、誤っ
て全ビット「０」となる場合には、論理和回路５の出力
にパターン一致パルスが出力される。このため、セル同
期復帰時間は１セル分長くなる。そこで、ＣＲＣ演算回
路４が誤った演算結果を出力する時間とラッチ回路２３
による遅延時間の間、その結果をパルス発生回路３３に
より無効にする。これにより、セル同期復帰時間を短く
することができる。

この実施例において、カウンタ１３として〔１セルのビ
ット数／８＋５３進のものを用い、パルス発生回路３３
がパルスを発生している間には、カウンタ１３がｆ０／
８のクロックを計数する構成とすることもできる。

第４図は本発明第三実施例セル同期回路のブロック構成
図である。

本実施例は、ＣＲＣ部分演算回路４が処理するビット数
毎に直列データ列を並列データに変換する直並列変換回
路としてシフトレジスタ４１を用い、このシフトレジス
タ４１の出力する並列データの位相をセルの位相に一致
させる手段として、論理積回路１２、カンウタ１３、ラ
ッチ回路４２、微分回路４３、インバータ付論理積回路
４４およびカウンタ４５を用いることが第一実施例と異
なる。

シフトレジスタ４１は、直流データを順次蓄え、これを
８ビツトの並列データとして出力する。ラッチ回路４２
は、カウンタ４５の出力により、シフトレジスタ４１の
蓄えている８ビット並列データを取り込む。

カウンタ４５はｆｏのクロックを８分周する。

微分回路４３は、カウンタ１３の出力パルスをクロック
ｆ。の１７０７７分のパルス幅に波形成形する。この波
形成形されたパルスを論理積回路４４のインバータ入力
に供給し、この論理積回路４４の他方の入力にはｆｏの
クロックを供給する。これにより論理積回路４４は、カ
ウンタ１３がパルスを出力したとき、それ以降の連続す
る８個のクロッのうちの一つを停止する。

したがっ°て、カウンタ１３がパルスを出力すると、カ
ウンタ４５の出力するｆ。／８のクロックのタイミング
がｆ。だけ遅れる。この間にシフトレジスタ４１のデー
タが１ビット進むため、ラッチ回路４２に入力される並
列データの位相を変化させることができる。

本実施例の回路は、シフトレジスタ４１、ラッチ回路４
２、微分回路４３、論理積回路４４およびカウンタ４５
以外の回路がすべて入力クロックの１／８のクロックで
動作すればよく、高速動作に適する。

また、第一実施例と同様に、ＣＲＣ演算回路４の集積化
における設計が容易になる。

この実施例のセル同期復帰時間は従来例より長くなるが
、ＣＲＣ演算をパイプライン的に処理しているため、単
に並列処理形のＣＲＣ演算回路を用いたものより短い。

第５図は本発明第四実施例セル同期回路のブロック構成
図である。

この実施例は、論理積回路１０．１２に代えてインバー
タ付の論理積回路３１．３２を用い、カウンタ１３とし
て〔１セルのビット数／８＋５３進のものではなく〔１
セルのビット数／８〕進のものを用い、パルス発生回路
３３を追加したことが第三実施例と異なる。すなわち、
第一実施例から第二実施例への変更と同様の変更を第三
実施例に施したものである。

第６図は本発明第五実施例セル同期回路のブロック構成
図である。

この実施例は、ＣＲＣ演算回路４を並列処理数ｊ　（こ
の例では８）と同じ個数だけ用いることにより、ＣＲＣ
演算回路４への入力データのワード位相を変化させるた
めの回路、すなわち論理積回路１２およびカウンタ１３
．１４を除いたものである。

すなわち、この直並列変換回路の出力する並列データの
位相をセルの位相に一致させる手段として、ＣＲＣ演算
回路４、論理和回路５、論理積回路６およびフレーム同
期保護回路８を並列データのビット数だけ備え、さらに
、論理積回路６１６２を備える。

８個のＣＲＣ演算回路４は、それぞれ１ビツトずつずれ
た８ビツトの並列データを入力として、ＣＲＣ演算を行
う。１セルの入力データの間には、８個のＣＲＣ演算回
路４のいずれか一つの出力に、正しい４０ビツトの符号
長データに対するＣＲＣ演算結果である全ビット「０」
が現れる。

同期はずれ状態では、すべてのフレーム同期保護回路８
の出力が「１」となり、論理積回路６２の出力が「１」
となる。したがって、論理積回路７が有効となる。この
状態で論理積回路６１の出力が「１」のとき、論理積回
路７の出力はパターン不一致パルスとなり、フレームカ
ウンタ１１が計数を開始する。

どれか一つのＣＲＣ演算回路４の出力が全ビット「０」
となると、論理積回路６１の出力は「０」となり、論理
積回路７の出力はパターン一致パルスとなる。これによ
り、このセル同期回路が同期復帰する。

同期復帰した後は、全ビット「０」を検出したＣＲＣ演
算回路４に対応するフレーム同期保護回路８だけに連続
して「０」が書き込まれ、そのフレーム同期保護回路８
の出力のみが、「１」から「０」に変化する。

各フレーム同期保護回路８の出力は、シフトマトリック
ス３のシフト量を制御する制御信号として用いられる。

このためシフトマトリックス３のシフト量は、出力が「
０」となっているフレーム同期保護回路８に対応した値
に設定される。これによってシフトマトリックス３の出
力には、フレームパルスの位相に対応した正しいワード
位相の並列データが得られる。

シフトマトリックス３０制御信号がフレーム保護回路８
の出力によって与えられるので、伝送路上でのビットエ
ラーが生じても、シフトマトリックス３の出力が誤った
信号になることはない。

本実施例のセル同期回路は、直並列変換回路１以外の回
路がすべて入力クロックの１／８のクロックで動作すれ
ばよく、高速動作に適する。また、第一実施例と同様に
、ＣＲＣ演算回路４は集積化にあける設計が容易である
。

本実施例のセル同期回路は、ＣＲＣ演算をパイプライン
的に処理し、かつ八個のＣＲＣ演算回路４を用いて同期
パターンを並列に検出するため、セル同期復帰時間が従
来例と同等になる。

本実施例のセル同期回路は、ハード規模が大きいが、処
理速度が低速化されるため、ＣＭＯ３による集積化が可
能であり、１チツプの集積回路によって実施できる。

第７図は第一、第二および第五実施例における直並列変
換回路１と遅延回路２との機能を他の回路で実現する回
路構成を示す。

この回路は、ＣＲＣ演算回路４の並列処理数をｊとする
とき、２ｊ−１の長さのシフトレジスタ７１およびラッ
チ回路７２を用い、カウンタ７３でｊ分周したクロック
により、ラッチ回路７２を動作させる。

〔発明の効果〕

以上説明したように、本発明のセル同期回路は、入力デ
ータを直並列変換した後との並列データに対して、並列
動作するＣＲＣ部分演算回路をラッチ回路を介して縦続
接続し、バイブライン処理形のＣＲＣ演算を行う。これ
により、はとんどの回路の回路の動作速度が直並列変換
後の並列データの速度でよく、高速動作に適する。

また、ＣＲＣ部分演算回路がすべて同一構成であり、一
つのＣＲＣ部分演算回路の回路規模が小さくなるので、
配線設計が容易となり、全体としての集積化が容易とな
る。

【図面の簡単な説明】

第１図は本発明第一実施例セル同期回路のブロック構成
図。 第２図は各点の信号を示す図。 第３図は本発明第二実施例セル同期回路のブロック構成
図。 第４図は本発明第三実施例セル同期回路のブロック構成
図。 第５図は本発明第四実施例セル同期回路のブロック構成
図。 第６図は本発明第五実施例セル同期回路のブロック構成
図。 第７図は直並列変換回路と遅延回路との機能を実現する
回路を示す図。 第８図ははヘッダ内にＣＲＣビットが付加されたセルの
構成を示す図。 第９図はＣＲＣ演算回路の一例を示すブロック構成図。 第１０図は従来例セル同期回路のブロック構成図。 １・・・直並列変換回路、２．９・・・遅延回路、３・
・・シフトマトリックス、４・・・ＣＲＣ演算回路、５
・・・論理和回路、６．７．１０．１２．３１．３２．
４４．６１．６２・・・論理積回路、１３．１４．４５
．７３・・・カウンタ、１５．１７．１９．２１．２３
．４２．７２・・・ラッチ回路、１６．１８．２０．２
２・・・ＣＲＣ部分演算回路、３３・・・パルス発生回
路、４１．７１．１０１・・・シフトレジスタ、４３・
・・微分回路、９０・・・排他的論理和回路、９１・・
・フリップフロップ、１０２・・・排他的論理和網。 ゼル扁しベ ３′８８　圓 ＣＲＣＸ算回塔 第　９　口

Claims (1)

1. 【特許請求の範囲】 １、ディジタル情報列にＣＲＣビットを含むヘッダが付
   加されたセルを入力とし、 このセルを構成する直列データ列について上記ＣＲＣビ
   ットを求めるために使用したと同等の生成多項式による
   剰余を求めるＣＲＣ演算手段と、このＣＲＣ演算手段の
   出力から上記直列データ列が上記生成多項式で割り切れ
   たことを検出してセル同期を確立する手段とを備えたセ
   ル同期回路において、 上記ＣＲＣ演算手段は上記ヘッダのビット数より少ない
   ビット数毎にＣＲＣ演算を行うＣＲＣ部分演算回路を含
   み、 このＣＲＣ部分演算回路が処理するビット数毎に上記直
   列データ列を並列データに変換する直並列変換回路と、 この直並列変換回路の出力する並列データの位相を上記
   セルの位相に一致させる手段と を備えた ことを特徴とするセル同期回路。