JPH0394543A

JPH0394543A - 通信制御装置

Info

Publication number: JPH0394543A
Application number: JP1230319A
Authority: JP
Inventors: Koichi Tanaka; 幸一田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-09-07
Filing date: 1989-09-07
Publication date: 1991-04-19
Anticipated expiration: 2010-06-21
Also published as: US5331668A; JPH0758971B2; EP0416644A3; DE69024432D1; EP0416644A2; KR910007307A; EP0416644B1; KR940000180B1; DE69024432T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）この発明は、通信網との間でデータをシリアルに送受信
する通信制御装置に関し、特に高速なローカルエリアネ
ットワークにおいて使用される通信制御装置に関する。

（従来の技術）近年、ＬＡＮ　（Ｌｏｃａｌ　　Ａｒｅａ　　Ｎｅｔｗ
ｏｒｋ）におけるデータ転送の高速化がなされているが
、特に、ＩＥＥＥ　　８０２．５で規格化されたトーク
ンリング方式のＬＡＮにおける高速化が注目されている
。

このトークンリング方式で使用される通信データでは、
差分マンチェスタコード（ＤＭコード）と呼ばれる符号
が用いられている。このコード形式は、第１７図に示す
ように、情報単位となるデータを転送する１ビット時間
を前半部分と後半部分とに２分して、前半部分は前ビッ
トの後半部分、後半部分は前半部分とそれぞれ信号レベ
ルを比較し、反転／非反転の組み合せで４状態を表現し
たものである。それらの状態は第１７図に示すように“
Ｊ０　　“Ｋ”，′１”，′０２と呼ぶ。

ここで、非反転の場合は“１”、反転している場合には
“０゛を割振ると、“ｊ″，・Ｋ・・１・，“０”のＤ
Ｍコードを、“１１”，　“０１・，“１０”，“００
”の４通りの２進数表現に置きかえることができる。こ
のコードを適宜的ニＥ　Ｒコードと呼ぶ。ここで、ＥＲ
コードの下位ビットをコードバイオレーションビットと
呼び、上位ビットをデータピットと呼ぶものとする。

ま・た、第１７図に示すような１情報単位が連続した通
信データにおいて、それぞれの情報単位の境界を示す識
別子はそれぞれの情報単位には付加されていない。この
ため、情報単位の後半部分と引続く情報単位の前半部分
との２ビットから１つの情報単位が形成されて認識され
るおそれがある。

これを防止するために、ＤＭコード表示で“ＪＫＯＪＫ
ＯＯＯ“の組合せをデータの開始．境界の識別コードと
して、開始デリミタ（ＳＤ，Ｓｔａｒｔ　　Ｄｅｌｉｍ
Ｌｔｅｒ）と呼び、コノコードに続く２ビット単位を情
報単位として判別している。

このようなＤＭコードを使用した従来のトークンリング
方式におけるＬＡＮシステムの端末部は、例えば第１８
図に示すように構成されたものがある。

第１８図において、メディアインタフェース１はアナロ
グ回路を主体として構成されており、ネットワークから
与えられる微弱な入力信゜号から論理レベルを有する受
信データを再生するとともに、人力信号に重畳されてい
る受信クロック信号を抽出する。再生された受信データ
は、受信データを処理するデータ処理装置３に人力され
る受信情報に、抽出された受信クロック信号に同期して
ネットワークコントロール装置２によって変換され、デ
ータ処理装置３に与えられる。

データ処理装置３で処理されてネットワークに出力され
る送信情報は、ネットワークコントロール装置２によっ
て送信データに変換され、送信データは、メディアイン
タフェース１によってネットワークに出力されるアナロ
グの出力信号に変換されて送信される。

このような構成において、通信データは直列ビット列と
してネットワークを転送され、メディアインタフェース
１を介して送受信されている。こノタめ、メディアイン
タフェース１とネットワークコントロール装置２間では
、送受信データが１ビットづつシリアルに各々対応した
１本の送信データ線４、受信データ線５を介して転送さ
れ、また、受信クロック信号が受信クロック線６を介し
てメディアインタフェース１からネットワークコントロ
ール装置２に与えられている。

したがって、前述したＤＭコードで表わされる送信デー
タの１情報単位は、２ビットのＥＲコードとして１ビッ
トづつシリアルに送受信データ線４，５を転送されて、
１ビットづつ処理される。

このため、メディアインタフェース１及びネットワーク
コントロール装置２では、送受信データをＤＭコード単
位ではなく、ビット単位で認識して処理しなければなら
ない。ゆえに、処理を実行するためのタイミングとなる
受信クロック信号は、１情報単位の転送速度、すなわち
、１ビット時間に同期した周波数では１情報単位をビッ
ト単位で処理することができないため、１情報単位の転
送速度の２倍の周波数を有するクロ，ンク信号でなけれ
ばならない。

（発明が解決しようとする課題）上述したように、ＤＭコードを用いたトークンリング方
式のＬＡＮシステムにおいては、ネットワークを転送さ
れる通信データを処理する際に、通信データの転送速度
の２倍の周波数を有するクロック信号が必要であった。

このため、通信データにおける転送速度の高速化にとも
なってクロック信号を生成する回路は、高い周波数のク
ロック信号を発生するために、高速動作が要求されるこ
とになる。高速動作を実現しようとすると、多くの電力
が必要となり、消費電力の増大を招くことになる。さら
に、消費電力が増大することによって、大型の電源が必
要になるとともに、放熱のための構成を設けなければな
らない。このため、システムの小型化を困難にしていた
。

また、高速動作を実現するためには、回路を微ｔｍ化し
なければならない。さらに、信号の伝搬遅延時間を短縮
しなければならない。したがって、これらのことを実現
するためには、回路設計やレイアウト設計ならびに製造
が極めて困難になるといった不具合を招くことになる。

一方、送受信データ線を情報単位のビット数に応じて単
に並列化した場合には、メディアインタフェース１が開
始デリミタを検出して、検出結果をネットワークコント
ロール装置２に与えなければならない。このためには、
メディアインタフェース１に複雑な論理回路が必要とな
る。しかしながら、メディアインタフェース１は、アナ
ログ回路を主体として構成されているため、複雑な論理
回路を組み入れることは困難となっていた。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、ネットワークとの入出力部
の構成を複雑化することなく、通信データの処理クロッ
ク周波数を通信データの転送速度と同等もしくはそれ以
下として、低消費電力化及び設計、製造の容易化を可能
とする通信制御装置を提供することにある。

［発明の構成］（課題を解決するための手段）上記目的を達成するために、通信網との間で通信データ
を直列ビット列として入出力手段を介して制御手段の制
御の下に送受する通信制御装置において、この発明は、
通信網から与えられる直列ビット列データを人力順にｎ
ビット毎に区切り、ｎビットの並列ビット列データに変
換する変換手段と、前記ｎビットの並列ビット列データ
に同期したクロック信号を生成するクロック生成手段と
、前記並列ビット列データを前記クロック生成手段によ
って生或されたクロック信号に同期して順次取り込み保
持する保持部と、この保持部に保持されたビットデータ
からなる所定ビット数の複数のビットデータ組とデータ
開始識別情報を比較して、データ開始識別情報と一致す
る前記ビットデータ組がある場合にデータの開始を判別
する判別部と、この判別部がデータの開始を判別した時
に、前記データ開始識別情報と一致したビートデータ組
に応じて前記保持部に保持されたビットデータから抽出
データを選択する選択抽出部とを備えた制御手段とから
ＩＩＩ或される。

（作用）上記構成において、この発明は、通信網から与えられる
直列ビット列の通信データを複数ビットからなる並列ビ
ット列データに変換し、この並列ビット列データに同期
して抽出データの開始を制御手段において判別し、判別
後、抽出データの選択抽出を行なうようにしている。

（実施例）以下、図面を用いてこの発明の実施例を説明する。

第１図はこの発明の一実施例に係る通信制御装置を用い
たシステムの構成を示す図である。同図に示す実施例は
、従来と同様にネットワークとデータ処理装置３との間
で、メディアインタフェース１１及びネットワークコン
トロール装置１２からなる通信制御装置を介して通信デ
ータを送受信するシステムであり、この実施例の特徴と
するところは、２ビットのＥＲコードで１情報単位が構
成される通信データに対して、メディアインタフェース
１ｌとネットワークコントロール装置１２との間を入出
力する送受信データを２ビット並列化して、開始デリミ
タの検出をネットワークコントロール装置１２で行なう
ようにしたことにある。

なお、第１図において、第１８図と同符号のものは同一
機能を有するものであり、その説明は省略する。

第１図において、メディアインタフェース１１は、ネッ
トワークとネットワークコントロール装置（以下ｒＮＣ
装置」と呼ぶ）１２との間に配置され、ネットワークか
ら与えられる人力信号のＤＭコードをデコードして、２
ビットのＥＲコードに変換する。ＥＲコードは、並列化
された２ビットの並列化受信データとして、２ビットづ
つ並列にメディアインタフェース１１からＮＣ装置１２
に送出される。

また、メディアインタフェース１１は、ネットワークか
ら与えられる人力信号に含まれる同期クロックを人力信
号から抽出して、受信クロック信号としてＮＣ装置１２
に送出する。２ビットの並列化受信データのため１クロ
，，ク毎１。ＩＤＭ：ｙ一ドが受信できるので、受信ク
ロック信号はＤＭコードと同じ周波数のクロック信号と
なる。すなわち、第１８図に示した従来構或におけるメ
ディアインタフェース１がＮＣ装置２に対して出力する
受信クロック信号の周波数に比べて、この実施例のメデ
ィアインタフェース１１が出力する受信クロック信号の
周波数は１／２となる。

メディアインタフェース１１は、ＮＣ装置１２から与え
られる２ビットのＥＲコードからなる並列化送信データ
を、ＤＭコードに変換して、ネットワーク出力信号とし
てネットワークに送出する。

ＮＣ装置１２は、メディアインタフェース１】とデータ
処理装置３間のデータの入出力を制御するものであり、
整列回路１３、送出回路１４、送受信制御回路１５を備
えている。

整列回路１３は、メディアインタフェースｌ１から並列
化されて与えられる並列化受信データと受信クロック信
号を受けて、受信クロック信号に同期して並列化受信デ
ータから開始デリミタ（ＳＤ）を検出する。また、整列
回路１３は、ＳＤに続いて整列化されたＥＲコードを送
出回路１４へ与え、さらに、この２ビットのＥＲコード
を１情報単位とした８つの情報単位からなる受信データ
を得て、受信データを送受信制御回路１５に与える。

さらに、整列回路１３は、ｓＤの検出タイミング信号及
びそれぞれの受信データの境界を示すタイミング信号を
生成して、送受信制御回路１５に与える。整列回路１３
は、これらの動作をメディアインタフェース１１から与
えられる受信クロック信号に同期して行なっている。

退出回路１４は、送受信制御回路１５から与えられる送
信データをＥＲコードに変換し、この変換したＥＲコー
ドあるいは整列回路１３から与えられるＥＲコードのい
ずれが一方のＥＲコードを、送受信制御回路１５がら与
えられるコントロール信号にしたがって、メディアイン
タフェース１１に送信データとして送出する。

送受信制御回路１５は、整列回路１３から与えられる受
信データからなる受信フレームからデータ処理装置３に
与えられる受信情報を抽出するとともに、データ処理装
置３から与えられる送信情報を送信フレームに組立てる
とともに、プロトコル手順を実行して、整列回路１３及
び送出回路１４の・動作を制御するものである。

次に、この発明の特徴となるＤＭコードと同一の周波数
の受信クロック信号によって、ＳＤを検出して、ＥＲコ
ードからなる並列化受信データから受信データを得る整
列回路１３の具体的な構成を、第２図に示す実施構成例
を参照して説明する。

第２図において、整列回路１３はＤ型のフリップフロツ
プ（Ｆ／Ｆ）が縦続接続されてなる８ビットのシフトレ
ジスタｌ６及び９ビットのシフトレジスタ１７を備えて
いる。８ビットのシフトレジスタ１６は、メディアイン
タフェース１１から与えられる並列化された２ビットの
並列化受信データのうち、下位ビット（コードバイオレ
ーションビット）Ｘｏを受信クロック信号に同期して順
次シフトする。一方、９ビットのシフトレジスタ１７は
、並列化受信データのうち上位ビット（データピット）
Ｘ＋　を受信クロック信号に同期して順次シフトする。

ここで、下位ビットＸｏは上位ビットＸ１　よりも先に
受信されたデータとする。

それぞれのシフトレジスタ１６．１７は、シフトレジス
タ１６における各段の出力（Ｙ，，ｙ３，Ｙ５　，Ｙ７
　，Ｙ９　，Ｙｌｌ，ＹＩ３．Ｙｅｓ）と〜シフトレジ
スタ１７における各段の出力（ＹＯ　，　Ｙ２　，Ｙ４
　，　Ｙａ　，　Ｙｅ　，　ＹＩＯ，　ＹＩ２．　Ｙｌ
４１　Ｙ＋ｅ）とのうち、出力ｙｏ〜出力Ｙ　１５をＳ
Ｄ検出回路１８に与え、出力Ｙ１〜出力ＹＩｌ３がＳＤ
検出回路１つに与える。

ＳＤ検出回路１．８．１９は、それぞれのシフトレジス
タ１６．１７から与えられる１６ビットの出力と、前述
したＤＭコードで表わした″ＪＫＯＪＫＯＯＯ”のＳＤ
パターンとを比較することによってメディアインタフェ
ース１１から順次与えられる並列化受信データからＳＤ
を検出するものである。比較結果においてＳＤが検出さ
れると、それぞれのＳＤ検出回路１８．１９は、それぞ
れ対応したＳＤ検出信号Ａ，Ｂを出力する。

ＳＤ検出回路１つは、メディアインタフェース１１から
与えれる２ビットの並列化受信データが受信クロック信
号の同一サイクル内のデータで正しいＤＭコードを表わ
している場合に、ＳＤを検出してＳＤ検出信号Ｂを論理
和（ＯＲ）ゲート２０に出力する。一方、ＳＤ検出回路
１８は、メディアインタフェース１１から与えられるＥ
Ｒコードの受信データが受信クロック信号の連続した異
なるサイクルにまたがり、正しいＤＭコードがＸＯ，Ｘ
Ｉ　として同時に対応したシフトレジスタに与えられな
い場合に、ＳＤを検出してＳＤ検出信号ＡをＯＲゲート
２０に出力する。

ＯＲゲート２０は、ＳＤ検出回路１８あるいはＳＤ＠出
回路１９のどちらか一方がＳＤを検出したことを検知し
て、ＳＤ検出タイミング（ＳＤＤＥＴ）信号をＦ’／　
Ｆ　２　１、カウンタ２２及び送受信制御回路１２に与
える。

？／Ｆ　２　１は、ＳＤが検出されて′″１１レベルの
ＳＤＤＥＴ信号が与えられると、ＳＤ検出信号Ｂの値を
取り込み、整列モード（ＭＯＤＥ）信号としてセレクタ
回路２３に与える。

セレクタ回路２３は、シフトレジスタ１６，１７にシフ
トインされて保持された並列化受信データから、１情報
単位の正しいＥＲコードを選択して整列化する。セレク
タ回路２３は、第２図及び第３図に示すように、受信デ
ータを構成するそれぞれの情報単位におけるＥＲコード
のデータ部（　Ｄ　Ｔ■　”　Ｄ　Ｔ７　）とコードバ
イオレーション部（ＣＶｏ　−ＣＶ７　）のそれぞれの
ビットに対応して設けられ、８つの情報単位からなる受
信データを生或する。それぞれのセレクタ回路２３は、
シフトレジスタ１６．１７の各段の対応した出力を、第
４図に示すようにＭＯＤＥ信号の値にしたがって選択し
、整列化ＥＲコードを得ている。セレクタ回路２３は、
例えば第５図に示すように論理ゲートを組合せることに
より構或することができる。

カウンタ２２は、３ビットの２進カウンタであり、受信
クロツク信号に同期してカウント動作を行ナい、′１“
レベルのＳＤＤＥＴ信号によりカウント値がクリアされ
る。すなわち、カウンタ２２は、そのカウント値がＳＤ
が検出された時に“０００″となり、以陣受信クロック
信号に同期してインクリメントされる。したがって、カ
ウント値はＳＤに続く受信データを構或する情報単位の
位置を示すことになる。ゆえに、カウント値が“１１１
”を示している時には、ＳＤを検出してから８ｘｎ　（
ｎ−１．２．・・・）クロック目を示していることにな
る。これにより、それぞれのセレクタ回路２３によって
得られる８つの情報単位からなる受信データの境界を示
すことができる。

以上説明したように、この発明の一実施例は構戊されて
おり、次に、この実施例の作用を第６図及び第７図を参
照して説明する。

まずはじめに、メディアインタフェース１１からＮＣ装
置１２の整列回路１３に同時に人力される２ビットの並
列化受信データが、受信データの正しいＥＲコードを示
している場合について第６図を参照して説明する。

ネットワークからメディアインタフェース１１に与えら
れた入力信号は、メディアインタフェース１ｌによって
ＤＭコードからＥＲコードに変換されて、並列化受信デ
ータとしてＮＣ装置１２の整列回路１３に、人力信号か
ら抽出された受信クロック信号に同期して与えられる。

整列回路１３に順次与えられた並列化受信データは、そ
のコードバイオレーシゴンビットＸｏがシフトレジスタ
１６に与えられ順次シフトされて保持され、データビッ
トＸＩがシフトレジスタ１７に与えられ順次シフトされ
て保持される。それぞれのシフトレジスタ１６．１７に
保持された並列化受信データのそれぞれのビットは、対
応するＳＤ検出回路ｌ８，１つに与えられる。

ここで、ＳＤパターンを変換したＥＲコードは第６図に
示すように受信クロック信号に同期して与えられている
ため、入力信号に与えられたＳＤパターンは、第６図に
示すようにシフトレジスタ１６．１７のＹｌ’＝ＹＩ６
の各出力としてＳＤ検出回路１　９　１：　与えられる
。これにより、人力信号に与えられたＳＤはＳＤ検出回
路１９（こよって検出されて、ＳＤ検出信号Ｂが“１″
レベルとなり、このＳＤ検出信号ＢがＦ／Ｆ　２　１に
受信クロック信号に同期して取込まれるとともに、ＳＤ
ＤＥＴ信号が“１゛レベルとなる。

Ｆ／Ｆ　２　１は、その出力のＭＯＤＥ信号が“１″レ
ベルとなり、各々のセレクタ回路２３に与えられる。こ
れにより、各々のセレクタ回路２３は第４図に示すにシ
フトレジスタ１６．１７の各段の出力を選択する。また
、ＳＤＤＥＴ信号がカウンタ２２に与えられ、ＳＤに続
く並列化受信データにおける情報単位の位置がカウント
され、第６図に示すように位置信号として出力される。

そして、ＳＤに続いて並列化受信データが受信クロック
信号に同期して対応するシフトレジスタ１６．１７にシ
フトインされて保持され、カウンタ２２のカウント値が
“１１１”を示した時に、各々のセレクタ回路２３の出
力の整列化ＥＲコードとして、ＳＤに続く８つの情報単
位からなる第１の受信データが第６図に示すように得ら
れる。

この第１の受信データ以降の受信データも同様にしてカ
ウント値が″１１１゜を示した時点の各々のセレクタ回
路２３の出力として得られる。

次に、メディアインタフェース１１からＮＣ装置１２の
整列回路１３に同時に人力される２ビットの並列化受信
データが、受信データの正しいＥＲコードを示していな
い場合、すなわち、受信クロック信号と入力信号のＥＲ
コードが半サイクルずれて、正しいＥＲコードが受信ク
ロック信号の連続した異なるサイクルにまたがる場合に
ついて、第７図を参照して説明する。

このような場合には、受信データの正しいＥＲコードが
、並列化受信データとして同時にそれぞれ対応したシフ
トレジスタ１６．１７に与えられないため、人力信号に
与えられて受信クロック信号に同期して各々のシフトレ
ジスタ１６．１７に取り込まれて保持されたＳＤパター
ンは、第７図に示すように、各々のシフトレジスタ１６
．１７の出力Ｙｏ〜Ｙｌ５として得られる。これにより
、ＳＤはＳＤ検出回路１８によって検出されて、ＳＤｂ
ｔ出信号Ａが“１゛レベルとなり、ＳＤＤＥＴ信号が“
１“レベルとなる。したがって、Ｆ／Ｆ２１の人力には
“０”レベルのＳＤ検出信号Ｂが与えられて、ＭＯＤＥ
信号は′０”レベルとなる。

ＭＯＤＥ信号が“０”レベルとなることで、各々のセレ
クタ回路２３は第４図に示すようにシフトレジスタ１６
．１７の各段の出力を選択し、前述した場合と同様にし
て、カウンタ２２の“１１１“のカウント値毎に、ＳＤ
に続く正しいＥＲコードの８つの情報単位からなる受信
データが得られる。

このように、ネットワーク上を転送される信号の転送速
度の２倍の周波数を有するクロック信号ではなく、同じ
周波数のクロック信号によって人力信号から正確に受信
データを抽出することが可能となる。例えば、１６Ｍビ
ット／　ｓ　ｅ　ｃの信号速度を有するネットワークに
あって、従来では、３　２　Ｍ　Ｈ　ｚの受信クロック
信号が必要とされていたのに対して、上記した実施例で
は、１６ＭＨｚの受信クロック信号でもって正確に受信
データを得ることが可能となる。

したがって、ＮＣ装置１２の動作クロックの周波数を従
来の１／２にすることができるため、内部回路を高速で
動作させる必要がなくなる。これにより、消費電力を低
減することができるようになり、また、電源容量を縮小
して構戊の小型化を図ることができるようになる。さら
に、回路の微細化や信号伝搬の遅延をさほど考慮する必
要がなくなり、回路設計やレイアウト設計を容易に行な
うことができる。

次に、この発明における他の実施例を説明する。

第８図は、この発明の他の実施例に係る整列回路の構成
を示す図である。この実施例の特徴とするところは、メ
ディアインタフェースがネットワークから与えられる人
力信号から抽出されたＥＲコードの並列化を行なわず、
ＮＣ装置の整列回路が行なうようにしたことにある。

すなわち、第８図において、メディアインタフェースよ
って人力信号のＤＭコードから変換されたＥＲコードを
、シリアルにシフトレジスタ３１，３２の各々の初段を
構成する人力信号の２倍の周波数の受信クロック信号に
同期して動作し、それぞれの出力をＹ＋ｅ．Ｙ盲５とす
るＦ／Ｆ３３，３４に順次シフトインする。これにより
、ＥＲコードを並列化して、並列化されてそれぞれのＦ
／Ｆ　３３，３４に保持されたそれぞれのＥＲコードを
、分周・器３５により１／２に分周された受信クロック
信号に同期して対応するシフトレジスタ３１，３２にシ
フトインして保持し、前述した実施例と同様にＳＤを検
出するようにしている。また、整列化ＥＲコードは、送
信クロックにしたがってセレクタ回路３６により並列化
され送信データとしてメディアインタフェースに与えら
れる。なお、第８図において、第２図と同符号のものは
同一機能を有するものであり、その説明は省略する。

このような構成にあっては、メディアインタフェースと
ＮＣ装置との間を送受信されるＥＲコードは、シリアル
に転送されるので、信号線の本数を削減することが可能
となる。

次に、この発明のさらに他の実施例を説明する。

第９図はこの発明のさらに他の実施例に係わる整列回路
１３の構成を示す図である。

第９図において、シフトレジスタ４０．４１は、それぞ
れ第２図に示したシフトレジスタ１６．１７に対して、
セレクタ回路４２．４３を初段と次段のＦ／Ｆ間に挿入
して構成されている。

セレクタ回路４２は、ＳＥＬＥＣＴ信号が“１＃レベル
の場合はＦ／Ｆの出力Ｙ１，を選択し、ＳＥＬＥＣＴ信
号が“０”レベルの場合にはＦ／Ｆの出力Ｙｌ６を選択
し、選択したＦ／Ｆの出力を次段の出力をＹ，，とする
Ｆ／Ｆに与える。セレクタ回路４３は、ＳＥＬＥＣＴ信
号が“１”レベルの場合はＦ／Ｆの出力Ｙ，６を選択し
、ＳＥＬＥＣＴ信号が“Ｏ”レベルの場合には並列化受
信データＸ０を選択し、選択したＦ／Ｆの出力を次段の
出力をＹ，４とするＦ／Ｆに与える。

ＳＤ検出回路４４．４５は、第２図に示したＳＤ検出回
路１８．１９と同様にシフトレジスタ４０．４１の各出
力とＳＤパターンとの一致を検出するものであり、第１
０図に示すように構威されている。

第１０図において、ＳＤ検出回路４４は、ＳＤパターン
の最下位ビット（“０”を判定するビット）に、ＭＯＤ
Ｅ信号が“１”レベルの場合にはＦ／Ｆの出力Ｙｌ５を
セレクタ回路４６により選択して用い、ＭＯＤＥ信号が
“０２レベルの場合にはＦ／Ｆの出力Ｙ１６をセレクタ
回路４６により選択して用いる。

一方、ＳＤ検出回路４５は、ＳＤパターンの下位２ビッ
トに、ＭＯＤＥ信号が“１”レベルの場合にはＦ／Ｆの
出力Ｙ，５，　Ｙ，６をセレクタ回路４７．４８により
選択して用い、ＭＯＤＥ信号が“０”レベルの場合には
Ｆ／Ｆの出力Ｙ１６と並列化受信データＸ０をセレクタ
回路４７．４８により遺択して用いる。

第９図に戻って、ＭＯＤＥ判定回路４９は、ＳＤが検出
される前のＭＯＤＥ信号とＳＤが検出された時のＳＤ検
出信号Ａ，ＳＤ検出信号Ｂにしたがって、判定結果をＦ
／Ｆ　５　１及びセレクタ回路５２に与え、位置信号初
期値をカウンタ５３に与える。ＭＯＤＥ判定回路４９は
、第１１図に示すように、判定結果と位置信号初期値を
決定する。

例えば、ＭＯＤＥ判定回路４つは、第１１図に示すよう
に、ＳＤ検出前のＭＯＤＥ信号が“１ｍレベルであり、
ＳＤ検出信号Ａが“１″レベルとなってＳＤが検出され
た場合には、判定結果を“０“レベルとし、位置信号初
期値を２進数で“００１”とする。

Ｆ／Ｆ　５　１は、ＳＤが検出されてＳＤＤＥＴ信号が
ＯＲゲート２０から与えられると、ＭＯＤＥ↑リ定回路
４つの判定結果を取り込んで保持し、保持した判定結果
をＭＯＤＥ信号としてＭＯＤＥ判定回路４つ及びセレク
タ回路５２に出力する。

セレクタ回路５２は、ＳＤＤＥＴ信号にしたがってＭＯ
ＤＥ信号あるいはＭＯＤＥ判定回路４９が出力する判定
結果を選択して、セレクタ回路４２，４３に与える。セ
レクタ回路５２は、ＳＤＤＥＴ信号が“１”レベルの場
合は判定結果を選択Ｌ，、ＳＤＤＥＴ信号が“０１レベ
ルの場合にはＭＯＤＥ信号を選択する。

カウンタ５３は、第２図に示したカウンタ２２と同様に
機能するものであり、カウンタ２２との違いは、ＳＤＤ
ＥＴ信号が“１″レベルの場合に、ＭＯＤＥ判定回路４
つから出力される位置信号初期値がセットされる。

このような構戊にあって得られる各シフトレジスタ４０
．４１の出力Ｙｌ””’Ｙｌ６及び並列化受信データＸ
ｏから、第１２図に示すようにして、受信データ（デー
タ部Ｄｏ　−Ｄ７　，コードバイオレーション部ｖＯ〜
Ｖ７）を得るようにしている。

第１２図において、受信データＤ１〜Ｄ７及びＶ〜ｖ７
はＦ／Ｆの出力Ｙ１〜ＹＩ４をそのまま対応させる。

一方、受信データＶｏは、ＭＯＤＥ信号が“１”レベル
の場合はＦ／Ｆの出力Ｙ　１８をセレクタ回路５４によ
り選択して対応させ、ＭＯＤＥ信号が“０”レベルの場
合には並列化受信データＸｏをセレクタ回路５４により
選択して対応させる。また、受信データＤｏは、ＭＯＤ
Ｅ信号が“１”レベルの場合はＦ／Ｆの出力Ｙ　１５を
セレクタ回路５５により選択して対応させ、ＭＯＤＥ信
号が“Ｏ”レベルの場合にはＦ／Ｆの出力ＹＩ６をセレ
クタ回路５５により選択して対応させる。

次に、第９図に示した整列回路の動作を、第１３図乃至
第１６図を参照して説明する。

第１３図はＭＯＤＥ信号が“１”であり、受信クロツク
信号とＥＲコードが整合している時の動作を示している
。ＭＯＤＥ信号が“１”であることから、シフトレジス
タ４０．４１はそれぞれＹ１３，ＹＩ４にＹＩ５，ＹＩ
６をそのままシフトインしてＹｏ−ＹＩ８に出力する。

この時、Ｙ１〜ＹＩ８にＳＤパターンが検出され、ＳＤ
検出信号Ｂに“１”が出力される。ＭＯＤＥ判定回路４
つは、第１１図に従い新しいＭＯＤＥ信号として“１”
を判定結果として出力し、位置信号初期値は“ｏｏｏ”
を出力する。新しいＭＯＤＥ信号も“１”であることか
ら、ＳＥＬＥＣＴ信号は“１２のままである。このため
、整列化ＥＲコードはＹ１〜ｙ　＋ｅに出力され、位置
信号が“１１１”である時に第１受信データとして取り
出すことができる。

第１４図はＭＯＤＥ信号が″１”であるときに、受信ク
ロック信号とＥＲコードがずれている場合の動作を示し
ている。ＭＯＤＥ信号が“１”であることから、シフト
レジスタ４０．４１はそれぞれＹＩ３．Ｙｌ４にＹ　１
５　＋　”　＋８をそのままシフトインしてＹｏ−Ｙ＋
ｅに出力する。この時、ＹＯ−ＹＩ５にＳＤパターンが
検出され、ＳＤ検出信号Ａに“１“が出力される。ＭＯ
ＤＥ判定回路４９は第１１図に従い新しいＭＯＤＥ信号
として“Ｏ゜を判定結果として出力し、位置信号初期値
は“００１゛を出力する。新しいＭＯＤＥ信号が“Ｏ”
であることから、ＳＥＬＥＣＴ信号は直ちに′０″にな
り、Ｙｌ３はＹＩ８の値を、Ｙｌ４はＸｏの値をシフト
インするようにセレクタ回路４２．４３が動作する。従
って、整列化ＥＲコードはＹｌ””’ＹＩ４、Ｙ　１６
、Ｘｏに出力される。Ｄｏ及びＶｏはそれぞれＹＩ８，
ＸＯが出力されるように選択されているので、位置信号
が“１１１″である時に第１受信データとして取り出す
ことができる。

第１５図はＭＯＤＥ信号が“０”であり、受信クロック
信号とＥＲコードがずれている時の動作を示している。

ＭＯＤＥ信号が“０゜であることから、シフトレジスタ
４０．４１はＹＩ３．Ｙｌ４にそれぞれＹＩ６，ＸＯを
シフトインしてＹＯ〜Ｙ　ＩＩＩに出力する。この時、
Ｙ　Ｉ　〜Ｙ　１４　，　Ｙ　Ｉｌ１　．　Ｘ　ＯにＳ
Ｄパターンが検出されるが、ＳＤ検出回路４５において
ＭＯＤＥ信号が“０”の時にはＳＤパターンとの一致検
出を行うようにされているので、ＳＤ検出信号Ｂに“１
”が出力される。ＭＯＤＥ判定回路４９は第１１図に従
い新しいＭＯＤＥ信号として“０”を判定結果として出
力し、位置信号初期値は“０００”を出力する。新しい
ＭＯＤＥ信号も“０”であることから、ＳＥＬＥＣＴ信
号は“０”のままであり、ＹＩ３はＹ　１８の値を、Ｙ
Ｉ４はＸｏの値をシフトインするようにセレクタ回路４
２．４３が動作する。従って、整列化ＥＲコードはＹ１
〜Ｙ誓４，Ｙｌｌｌ，ｘｏに出力される。このため、Ｄ
Ｏ及びＶｏはそれぞれＹＩ６，ＸＯが出力されるよう選
択されているので、位置信号が“１１１”である時に第
ｌ受信データとして取り出すことができる。

第１６図はＭＯＤＥ信号が″０゛であり、受信クロツク
信号とＥＲコードが整合している時の動作を示している
。ＭＯＤＥ信号が“０“であることから、シフトレジス
タ４０．４１はＹＩ３，ＹＩ４にそれぞれＹｌ８，ＸＯ
をシフトインしてｙｏ　−ｙ１６に出力する。この時、
ｙｏ　．Ｙｌ４．ＹＩ８にＳＤパターンが検出されるが
、ＳＤ検出回路４４において、ＭＯＤＥ信号が４０″の
時にはＳＤパターンとの一致検出を行うようにされてい
るので、ＳＤ検出信号Ａに“１“が出力される。ＭＯＤ
Ｅ判定回路４つは第１１図に従い新しいＭＯＤＥ信号と
して“１”を判定結果として出力し、位置信号初期値は
“０００”を出力する。新しいＭＯＤＥ信号が“１”で
あることから、ＳＥＬＥＣＴ信号は直ちに″１′となり
シフトレジスタ４０．４１はｘ．，Ｘｏをそのままシフ
トインするようにされる。これにより、整列化ＥＲコー
ドはＹ１〜Ｙ１６に出力され、位置信号が“１１１”で
ある時に第１受信データとして取り出すことができる。

以上説明したように、この実施例では、シフトレジスタ
による受信データ保持部のなかにセレクタ回路を具備し
たので、前述した実施例に比べ更にセレクタ回路の個数
を減少させることができる。

更に、ＳＤを検出した時以外はＳＥＬＥＣＴ信号にＭＯ
ＤＥ信号が出力されているため、整列化ＥＲコードを作
成するセレクタ回路５４．５５はシフトレジスタ４０．
４１中のセレクタ回路４２．４３と等価である。即ち、
ＳＤを検出した時に整列化ＥＲコードを使用しないなら
ば、整列回路５４．５５を整列回路４０．４１におきか
えることができる。即ち、ＤＯとしてＹ　１５を、Ｖｏ
としてＹ１６゜を出力すればよい。このように構戊した
場合には、必要なセレクタ回路はＳＤ検出回路４４．４
５中のものを含め６個であり、前述した実施例に必要な
１６個に比べはるかに少ない／Ｘ−ドウエア量で実現す
ることができる。

なお、この発明は、上記実施例に限定されることはなく
、例えば並列化受信データがＮビットの場合であっても
適用可能であり、このような場合には、Ｎビットの並列
化受信データに対応して、シフトレジスタ、ＳＤ検出回
路、Ｎ人力のセレクタ回路を用意し、Ｎ人力のセレクタ
回路がシフトレジスタの各段の適切な出力を選択するよ
うなＭＯＤＥ信号を生成するようにすれば良い。例えば
、１００Ｍビット／　ｓ　ｅ　ｃの信号速度であっては
、８ビ．ットの並列化受信データと１２．５ＭＨｚの受
信クロック信号をメディアインタフェースが出力するよ
うにすれば、ＮＣ装置では、整列回路を８個のシフトレ
ジスタ及びＳＤ検出回路と１６個の８人力セレクタ回路
を用いて構成することができる。

［発明の効果］以上説明したように、この発明によれば、直列ビット列
として与えられる通信データを並列化して、並列化され
たデータに同期して通信データから所望のデータを選択
抽出するようにしているので、通信データの並列化以後
の動作処理を通信データの転送速度と同等もし《はそれ
以下の周波数のクロック信号に同期して行なうことが可
能となる。この結果、通信網との入出力部の構成を複雑
化することなく、低消費電力化及び設計、製造の容易化
を達或し得る通信制御装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る通信制御装置を使用
した通信システムの構戊を示す図、第２図、第３図及び
第５図第１図に示す装置の要部構成を示す図、第４図は
第２図及び第３図の動作説明図、第６図及び第７図は第
１図に示す装置の動作説明図、第８図はこの発明の他の
実施例に係る要部構成を示す図、第９図はこの発明のさ
らに他の実施例に係わる整列回路の構成を示す図、第１
０図及び第１２図は第９図に示す回路における要部構或
を示す図、第１１図は、第９図に示す回路における要部
構成の動作説明図、第１３図乃至第１６図は第９図に示
す回路の動作説明図、第１７図はＬＡＮシステムにおけ
る通信データの一形態を示す図、第１８図は従来のＬＡ
Ｎシステムにおｌナる要部構成を示す図である。１１・・・メディアインタフェース１２・・・ネットワークコントロール装置１３・・・整
列回路１４・・・送出回路１５・・・送受信制御回路１６．１７・・・シフトレジスタ１８．１９・・・ＳＤ検出回路２１・・・フリップフロップ２２・・・カウンタ２３・・・セレクタ回路 −，：　　　＞　　＞＞＞＞＞ンンンンンンンンンンエＤＭコート′ 」 ”Ｋ” １゜゛ｏ′゛ＥＲコート゛＋＋” ０１” １０′ ｏｏ” 第１７図第１８図

Claims

【特許請求の範囲】

（１）通信網との間で通信データを直列ビット列として
入出力手段を介して制御手段の制御の下に送受する通信
制御装置において、通信網から与えられる直列ビット列データを入力順にｎ
ビット毎に区切り、ｎビットの並列ビット列データに変
換する変換手段と、前記ｎビットの並列ビット列データに同期したクロック
信号を生成するクロック生成手段と、前記並列ビット列
データを前記クロック生成手段によって生成されたクロ
ック信号に同期して順次取り込み保持する保持部と、こ
の保持部に保持されたビットデータからなる所定ビット
数の複数のビットデータ組とデータ開始識別情報を比較
して、データ開始識別情報と一致する前記ビットデータ
組がある場合にデータの開始を判別する判別部と、この
判別部がデータの開始を判別した時に、前記データ開始
識別情報と一致したビットデータ組に応じて前記保持部
に保持されたビットデータから抽出データを選択する選
択抽出部とからなる制御手段とを有することを特徴とする通信制御装置。
（２）前記変換手段と前記クロック生成手段は、前記入
出力手段に含まれることを特徴とする請求項１記載の通
信制御装置。
（３）前記制御手段は、前記変換手段と前記クロック生
成手段を含むことを特徴とする請求項１記載の通信制御
装置。
（４）前記保持部は、並列ビット列データの順序を並び
変える整列回路を備え、前記判別部は前記整列回路の整
列モードを制御することを特徴とする請求項１記載の通
信制御装置。