JPH09181577A - パターン発生回路 - Google Patents
パターン発生回路Info
- Publication number
- JPH09181577A JPH09181577A JP7334540A JP33454095A JPH09181577A JP H09181577 A JPH09181577 A JP H09181577A JP 7334540 A JP7334540 A JP 7334540A JP 33454095 A JP33454095 A JP 33454095A JP H09181577 A JPH09181577 A JP H09181577A
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- Japan
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- parallel
- pattern
- pattern generation
- parallel pattern
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Abstract
(57)【要約】
【課題】 同じＰＮ並列パターン発生回路を複数個使用
して１つのＰＮ並列パターンを発生することのできるパ
ターン発生回路を提供すること。 【解決手段】 ３２ビットの並列パターンを発生する同
一の並列パターン発生回路１０−１〜１０−４を並列に
用い、各並列パターン発生回路には異なる初期値ａ1 〜
ａ4 を与えることにより、各回路それぞれ異なる並列パ
ターンを発生させる。これらの異なる並列パターンを束
ねることにより、１２８ビットの並列パターンとする。
して１つのＰＮ並列パターンを発生することのできるパ
ターン発生回路を提供すること。 【解決手段】 ３２ビットの並列パターンを発生する同
一の並列パターン発生回路１０−１〜１０−４を並列に
用い、各並列パターン発生回路には異なる初期値ａ1 〜
ａ4 を与えることにより、各回路それぞれ異なる並列パ
ターンを発生させる。これらの異なる並列パターンを束
ねることにより、１２８ビットの並列パターンとする。
Description
【０００１】
【発明の属する技術分野】本発明はパターン発生回路に
関し、特に伝送路の試験のために使用されるＰＮパター
ンの発生回路に関する。
関し、特に伝送路の試験のために使用されるＰＮパター
ンの発生回路に関する。
【０００２】
【従来の技術】信号を多重化して伝送路に送出する機能
と、伝送路からの信号を分離する機能を備えている伝送
装置では、伝送路の正常性を確認する試験が必要であ
る。伝送路の正常性を確認する試験は、ＰＮ符号と呼ば
れるパターン（以下、ＰＮパターンと呼ぶ）を発生し、
伝送路にそのＰＮパターンを挿入し、検出することによ
り行われている。
と、伝送路からの信号を分離する機能を備えている伝送
装置では、伝送路の正常性を確認する試験が必要であ
る。伝送路の正常性を確認する試験は、ＰＮ符号と呼ば
れるパターン（以下、ＰＮパターンと呼ぶ）を発生し、
伝送路にそのＰＮパターンを挿入し、検出することによ
り行われている。
【０００３】この種のＰＮパターン発生回路は、例えば
特開平３−１０１３０７号公報に示されており、以下に
簡単に説明する。図５を参照して、Ｎ次の生成多項式に
より表される（２N −１）の周期を持つＰＮパターンを
Ｎ個のＦＦ３０−１，３０−２，…，３０−（Ｎ−
２），３０−（Ｎ−１），３０−Ｎを用いて発生するよ
うにした直列型ＰＮパターン発生回路３０を用いる。そ
して、Ｎ個より多いＰ個の並列出力端子ＰＮ１，ＰＮ
２，ＰＮ３，ＰＮ４，…，ＰＮＮ，ＰＮＰより順次所定
のビットづつ位相をずらした、Ｎ次の生成多項式により
表される（２N −１）の周期を持つＰＮパターンを発生
するＰＮ並列パターン発生回路を構成するに際し、該Ｐ
個の並列出力端子ＰＮ１，ＰＮ２，ＰＮ３，ＰＮ４，
…，ＰＮＮ，ＰＮＰとしては、該直列型ＰＮパターン発
生回路３０のＦＦ３０−１，３０−２，…，３０−（Ｎ
−２），３０−（Ｎ−１），３０−Ｎの出力の出力端子
及び、これらの出力の排他的論理和を求める複数のＥＸ
−ＯＲ回路３１−１から成る論理回路３１の出力端子よ
り構成する。
特開平３−１０１３０７号公報に示されており、以下に
簡単に説明する。図５を参照して、Ｎ次の生成多項式に
より表される（２N −１）の周期を持つＰＮパターンを
Ｎ個のＦＦ３０−１，３０−２，…，３０−（Ｎ−
２），３０−（Ｎ−１），３０−Ｎを用いて発生するよ
うにした直列型ＰＮパターン発生回路３０を用いる。そ
して、Ｎ個より多いＰ個の並列出力端子ＰＮ１，ＰＮ
２，ＰＮ３，ＰＮ４，…，ＰＮＮ，ＰＮＰより順次所定
のビットづつ位相をずらした、Ｎ次の生成多項式により
表される（２N −１）の周期を持つＰＮパターンを発生
するＰＮ並列パターン発生回路を構成するに際し、該Ｐ
個の並列出力端子ＰＮ１，ＰＮ２，ＰＮ３，ＰＮ４，
…，ＰＮＮ，ＰＮＰとしては、該直列型ＰＮパターン発
生回路３０のＦＦ３０−１，３０−２，…，３０−（Ｎ
−２），３０−（Ｎ−１），３０−Ｎの出力の出力端子
及び、これらの出力の排他的論理和を求める複数のＥＸ
−ＯＲ回路３１−１から成る論理回路３１の出力端子よ
り構成する。
【０００４】すなわち、Ｐ個の並列出力端子ＰＮ１，Ｐ
Ｎ２，ＰＮ３，ＰＮ４，…，ＰＮＮ，ＰＮＰを得るの
に、直列型ＰＮパターン発生回路３０のＦＦ３０−１，
３０−２，…，３０−（Ｎ−２），３０−（Ｎ−１），
３０−Ｎの出力の出力端子の一部と、複数のＥＸ−ＯＲ
回路３１−１の出力と用いて並列ＰＮパターンを出力す
る。
Ｎ２，ＰＮ３，ＰＮ４，…，ＰＮＮ，ＰＮＰを得るの
に、直列型ＰＮパターン発生回路３０のＦＦ３０−１，
３０−２，…，３０−（Ｎ−２），３０−（Ｎ−１），
３０−Ｎの出力の出力端子の一部と、複数のＥＸ−ＯＲ
回路３１−１の出力と用いて並列ＰＮパターンを出力す
る。
【０００５】
【発明が解決しようとする課題】ところで、このような
ＰＮ並列パターン発生回路を用いてＰＮ２３段１２８並
列パターン発生回路を構成する場合、図６に示すような
構成となる。図６を参照して、このＰＮ２３段１２８並
列パターン発生回路では、複数の異なるＰＮ並列パター
ン発生回路Ａ，Ｂ，Ｃ，Ｄを組み合わせて同時に作動さ
せ、ｂ1 〜ｂ128の１２８ビットのＰＮパターンを発生
させている。言い換えれば、回路Ａ，Ｂ，Ｃ，Ｄはそれ
ぞれ、ＰＮ２３段１２８並列パターンの第１〜３２，３
３〜６４，６５〜９６，９７〜１２８ビットを発生する
ものであるため、その回路構成はそれぞれ異なり、同一
回路内で異なる複数のＰＮ並列パターン発生回路が必要
であった。
ＰＮ並列パターン発生回路を用いてＰＮ２３段１２８並
列パターン発生回路を構成する場合、図６に示すような
構成となる。図６を参照して、このＰＮ２３段１２８並
列パターン発生回路では、複数の異なるＰＮ並列パター
ン発生回路Ａ，Ｂ，Ｃ，Ｄを組み合わせて同時に作動さ
せ、ｂ1 〜ｂ128の１２８ビットのＰＮパターンを発生
させている。言い換えれば、回路Ａ，Ｂ，Ｃ，Ｄはそれ
ぞれ、ＰＮ２３段１２８並列パターンの第１〜３２，３
３〜６４，６５〜９６，９７〜１２８ビットを発生する
ものであるため、その回路構成はそれぞれ異なり、同一
回路内で異なる複数のＰＮ並列パターン発生回路が必要
であった。
【０００６】このような事情に鑑み、本発明の課題は、
同じＰＮ並列パターン発生回路を複数個使用して１つの
ＰＮ並列パターンを発生することのできるパターン発生
回路を提供することにある。
同じＰＮ並列パターン発生回路を複数個使用して１つの
ＰＮ並列パターンを発生することのできるパターン発生
回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、ｎビットの並
列パターンを発生する同一の並列パターン発生回路をｍ
個並列に用い、各並列パターン発生回路には異なる初期
値を与えることにより、各回路それぞれ異なる並列パタ
ーンを発生させ、これらの異なる並列パターンを束ねる
ことにより、ｍ×ｎビットの並列パターンを発生できる
ことを特徴とする。
列パターンを発生する同一の並列パターン発生回路をｍ
個並列に用い、各並列パターン発生回路には異なる初期
値を与えることにより、各回路それぞれ異なる並列パタ
ーンを発生させ、これらの異なる並列パターンを束ねる
ことにより、ｍ×ｎビットの並列パターンを発生できる
ことを特徴とする。
【０００８】なお、前記並列パターン発生回路は、前記
初期値を受け、リセット信号によるリセット時に該初期
値を出力する初期設定部と、該初期値と入力クロックと
を受けるｋ個のＤフリップ・フロップと、前記入力クロ
ック毎に該ｋ個のＤフリップ・フロップからのｋビット
の出力をもとに演算を行ってｎビットの並列パターンを
発生するパターン発生部とから成り、該パターン発生部
からのｎビットの並列パターンからｋビットを抽出して
それぞれ前記ｋ個のＤフリップ・フロップのＤ入力に供
給するように構成されている。
初期値を受け、リセット信号によるリセット時に該初期
値を出力する初期設定部と、該初期値と入力クロックと
を受けるｋ個のＤフリップ・フロップと、前記入力クロ
ック毎に該ｋ個のＤフリップ・フロップからのｋビット
の出力をもとに演算を行ってｎビットの並列パターンを
発生するパターン発生部とから成り、該パターン発生部
からのｎビットの並列パターンからｋビットを抽出して
それぞれ前記ｋ個のＤフリップ・フロップのＤ入力に供
給するように構成されている。
【０００９】
【発明の実施の形態】図１，図２を参照して本発明の実
施の形態について説明する。図１は本発明において使用
されるＰＮ並列パターン発生回路１０を示し、初期設定
部１１と複数のＤフリップ・フロップ１２−１〜１２−
ｉとパターン発生部１３とから成る。ここでは、ＰＮ２
３段１２８並列パターン発生回路を構成する場合につい
て説明すると、Ｄフリップ・フロップの数ｉは２３個と
なり、ＰＮ２３段３２並列パターンを発生する。そし
て、図１に示すＰＮ並列パターン発生回路１０が、図２
に示すように、４個用いられ、それぞれのＰＮ並列パタ
ーン発生回路１０−１〜１０−４に異なる初期値を与え
ることにより、各回路それぞれ異なるＰＮ２３段並列パ
ターンを発生する。各回路から出力されたＰＮ２３段並
列パターンを束ね、ＰＮ２３段１２８並列パターンが得
られる。
施の形態について説明する。図１は本発明において使用
されるＰＮ並列パターン発生回路１０を示し、初期設定
部１１と複数のＤフリップ・フロップ１２−１〜１２−
ｉとパターン発生部１３とから成る。ここでは、ＰＮ２
３段１２８並列パターン発生回路を構成する場合につい
て説明すると、Ｄフリップ・フロップの数ｉは２３個と
なり、ＰＮ２３段３２並列パターンを発生する。そし
て、図１に示すＰＮ並列パターン発生回路１０が、図２
に示すように、４個用いられ、それぞれのＰＮ並列パタ
ーン発生回路１０−１〜１０−４に異なる初期値を与え
ることにより、各回路それぞれ異なるＰＮ２３段並列パ
ターンを発生する。各回路から出力されたＰＮ２３段並
列パターンを束ね、ＰＮ２３段１２８並列パターンが得
られる。
【００１０】図１において、初期設定部１１に初期値ａ
を設定し、リセット信号ＲＳＴによるリセット時にＤフ
リップ・フロップ１２−１〜１２−２３からパターン発
生部１３に初期値ｃ1 〜ｃ23を送出する。パターン発生
部１３は複数の排他的論理和回路で構成され、２３ビッ
ト並列パターンｃ1 〜ｃ23を受信してＸ23＋Ｘ5 ＋１の
演算１２８回分を行い、入力クロックＣＬＫ毎に現在の
３２ビットからＰＮ２３段の１２８ビット後の３２並列
パターンｂを出力する。以後、ＰＮ２３段３２並列パタ
ーンｂから２３ビット並列パターンｄを抽出して、Ｄフ
リップ・フロップ１２−１〜１２−２３に送出し、演算
を行って、ＰＮ２３段３２並列パターンｂ出力を繰り返
す。
を設定し、リセット信号ＲＳＴによるリセット時にＤフ
リップ・フロップ１２−１〜１２−２３からパターン発
生部１３に初期値ｃ1 〜ｃ23を送出する。パターン発生
部１３は複数の排他的論理和回路で構成され、２３ビッ
ト並列パターンｃ1 〜ｃ23を受信してＸ23＋Ｘ5 ＋１の
演算１２８回分を行い、入力クロックＣＬＫ毎に現在の
３２ビットからＰＮ２３段の１２８ビット後の３２並列
パターンｂを出力する。以後、ＰＮ２３段３２並列パタ
ーンｂから２３ビット並列パターンｄを抽出して、Ｄフ
リップ・フロップ１２−１〜１２−２３に送出し、演算
を行って、ＰＮ２３段３２並列パターンｂ出力を繰り返
す。
【００１１】図２において、同一のＰＮ２３段３２並列
パターン発生回路１０−１〜１０−４を４個使用し、各
回路にそれぞれ異なる初期値ａ1 ，ａ2 ，ａ3 ，ａ4 を
与えることにより、それぞれ異なるＰＮ２３段３２並列
パターンを発生させる。一例として、ＰＮ２３段３２並
列パターン発生回路１０−１は、並列パターン１−１，
１−２，１−３，…，１−ｎを発生する。各回路から発
生したＰＮ２３段３２並列パターンを束ね、ＰＮ２３段
１２８並列パターンｂ1 〜ｂ128 とする。
パターン発生回路１０−１〜１０−４を４個使用し、各
回路にそれぞれ異なる初期値ａ1 ，ａ2 ，ａ3 ，ａ4 を
与えることにより、それぞれ異なるＰＮ２３段３２並列
パターンを発生させる。一例として、ＰＮ２３段３２並
列パターン発生回路１０−１は、並列パターン１−１，
１−２，１−３，…，１−ｎを発生する。各回路から発
生したＰＮ２３段３２並列パターンを束ね、ＰＮ２３段
１２８並列パターンｂ1 〜ｂ128 とする。
【００１２】参考のために、図３にパターン発生部１３
の内部構成を示し、図４には図３の３２ビットのビット
番号と内部の排他的論理和回路ｅｘｏｒの入力ビットと
の対応関係を示す。
の内部構成を示し、図４には図３の３２ビットのビット
番号と内部の排他的論理和回路ｅｘｏｒの入力ビットと
の対応関係を示す。
【００１３】
【発明の効果】以上説明してきたように、本発明では同
一のＰＮ並列パターン発生回路を複数個使用し、各回路
にそれぞれ異なる初期値を与えることにより、各回路そ
れぞれ異なるＰＮ並列パターンを発生させることがで
き、各回路から出力されたＰＮ並列パターンを束ねるこ
とで所望のビット数のＰＮ並列パターンを得ることがで
きる。
一のＰＮ並列パターン発生回路を複数個使用し、各回路
にそれぞれ異なる初期値を与えることにより、各回路そ
れぞれ異なるＰＮ並列パターンを発生させることがで
き、各回路から出力されたＰＮ並列パターンを束ねるこ
とで所望のビット数のＰＮ並列パターンを得ることがで
きる。
【図１】本発明において用いられるＰＮ２３段３２並列
パターン発生回路のブロック図である。
パターン発生回路のブロック図である。
【図２】図１の回路４個で構成したＰＮ２３段１２８並
列パターン発生回路のブロック図である。
列パターン発生回路のブロック図である。
【図３】図１に示されたパターン発生部の内部構成を示
した図である。
した図である。
【図４】図３に示された３２ビットのビット番号と内部
の排他的論理和回路ｅｘｏｒの入力ビットとの対応関係
を示した図である。
の排他的論理和回路ｅｘｏｒの入力ビットとの対応関係
を示した図である。
【図５】従来技術によるＰＮ２３段３２並列パターン発
生回路の構成図である。
生回路の構成図である。
【図６】従来技術によるＰＮ２３段１２８並列パターン
発生回路の構成図である。
発生回路の構成図である。
１０，１０−１〜１０−４ ＰＮ２３段３２並列パタ
ーン発生回路 １１ 初期設定部 １２−１〜１２−２３ Ｄフリップ・フロップ １３ パターン発生部 ３０ 直列型ＰＮパターン発生回路 ３１ 論理回路
ーン発生回路 １１ 初期設定部 １２−１〜１２−２３ Ｄフリップ・フロップ １３ パターン発生部 ３０ 直列型ＰＮパターン発生回路 ３１ 論理回路
Claims (2)
- 【請求項１】 ｎビットの並列パターンを発生する同一
の並列パターン発生回路をｍ個並列に用い、各並列パタ
ーン発生回路には異なる初期値を与えることにより、各
回路それぞれ異なる並列パターンを発生させ、これらの
異なる並列パターンを束ねることにより、ｍ×ｎビット
の並列パターンを発生できることを特徴とするパターン
発生回路。 - 【請求項２】 請求項１記載のパターン発生回路におい
て、前記並列パターン発生回路は、前記初期値を受け、
リセット信号によるリセット時に該初期値を出力する初
期設定部と、該初期値と入力クロックとを受けるｋ個の
Ｄフリップ・フロップと、前記入力クロック毎に該ｋ個
のＤフリップ・フロップからのｋビットの出力をもとに
演算を行ってｎビットの並列パターンを発生するパター
ン発生部とから成り、該パターン発生部からのｎビット
の並列パターンからｋビットを抽出してそれぞれ前記ｋ
個のＤフリップ・フロップのＤ入力に供給するように構
成されていることを特徴とするパターン発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7334540A JPH09181577A (ja) | 1995-12-22 | 1995-12-22 | パターン発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7334540A JPH09181577A (ja) | 1995-12-22 | 1995-12-22 | パターン発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181577A true JPH09181577A (ja) | 1997-07-11 |
Family
ID=18278560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7334540A Withdrawn JPH09181577A (ja) | 1995-12-22 | 1995-12-22 | パターン発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09181577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421852B1 (ko) * | 1999-09-29 | 2004-03-10 | 엘지전자 주식회사 | 다중 피엔 칩 발생 장치 |
| KR100509471B1 (ko) * | 1998-07-24 | 2005-10-26 | 삼성전자주식회사 | 개선된 pn 코드 생성기 |
-
1995
- 1995-12-22 JP JP7334540A patent/JPH09181577A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100509471B1 (ko) * | 1998-07-24 | 2005-10-26 | 삼성전자주식회사 | 개선된 pn 코드 생성기 |
| KR100421852B1 (ko) * | 1999-09-29 | 2004-03-10 | 엘지전자 주식회사 | 다중 피엔 칩 발생 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030304 |