JP3323312B2 - 高速化した試験パターン発生器 - Google Patents
高速化した試験パターン発生器Info
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Description
【0001】
【産業上の利用分野】本発明は、半導体試験装置に搭載
した試験パターン発生器に於いて、複雑なプログラム指
定を必要とせずに、高速動作を行う、高速化した試験パ
ターン発生器に関する。
した試験パターン発生器に於いて、複雑なプログラム指
定を必要とせずに、高速動作を行う、高速化した試験パ
ターン発生器に関する。
【0002】
【従来の技術】半導体試験装置に用いる試験パターンは
一般に長大である。また、メモリ試験に於いては、繰り
返しパターンが多く使用される傾向がある。さらに、近
年の被試験デバイスの高速化に伴って、発生パターンも
高速化が要求されている。
一般に長大である。また、メモリ試験に於いては、繰り
返しパターンが多く使用される傾向がある。さらに、近
年の被試験デバイスの高速化に伴って、発生パターンも
高速化が要求されている。
【0003】従来から、試験パターン発生器として、累
積型の演算回路を用いて構成し、演算内容と、その繰り
返し回数をプログラムする事で、長大なパターン発生が
行われている。
積型の演算回路を用いて構成し、演算内容と、その繰り
返し回数をプログラムする事で、長大なパターン発生が
行われている。
【0004】図10は、従来の演算部の1例である。2
入力を有する演算回路1の一方の入力端子Aに、プログ
ラム記憶部31から、命令が入力される。演算回路1の
出力端子には、レジスタ2を設けて接続してある。当該
レジスタ2の出力端子は、当該演算回路1の他の入力端
子Bに接続されている。また、当該レジスタ2のクロッ
ク入力端子には、クロック発生部32からの動作クロッ
クが印加される。このような構成により、演算回路1の
出力から、結果出力(X)が得られる。
入力を有する演算回路1の一方の入力端子Aに、プログ
ラム記憶部31から、命令が入力される。演算回路1の
出力端子には、レジスタ2を設けて接続してある。当該
レジスタ2の出力端子は、当該演算回路1の他の入力端
子Bに接続されている。また、当該レジスタ2のクロッ
ク入力端子には、クロック発生部32からの動作クロッ
クが印加される。このような構成により、演算回路1の
出力から、結果出力(X)が得られる。
【0005】図11は、プログラム例1を、上述の演算
部で実行する場合の動作例である。最初に、プログラム
の1行目に X=0 が記述され、初期値を与えている。次行に、+1加算を
11回繰り返すために、 Repeat 11 X=X+1 が記述されている。3行目には、出力値(X)が不変
(Xのまま)とするために X=X が記述されている。1回目では、=0命令が、プログラ
ム記憶部31から入力端子Aに与えられ、演算回路1で
演算を行う。演算回路内では、=0命令の場合には、他
の入力端子Bの入力値を無視して、0値を代入する動作
がおこなわれる。このため、演算回路1の出力(X)値
として、0が得られる。このように、演算回路1の命令
入力としては、数値、符号及び命令セットからなる、命
令入力がおこなわれる。
部で実行する場合の動作例である。最初に、プログラム
の1行目に X=0 が記述され、初期値を与えている。次行に、+1加算を
11回繰り返すために、 Repeat 11 X=X+1 が記述されている。3行目には、出力値(X)が不変
(Xのまま)とするために X=X が記述されている。1回目では、=0命令が、プログラ
ム記憶部31から入力端子Aに与えられ、演算回路1で
演算を行う。演算回路内では、=0命令の場合には、他
の入力端子Bの入力値を無視して、0値を代入する動作
がおこなわれる。このため、演算回路1の出力(X)値
として、0が得られる。このように、演算回路1の命令
入力としては、数値、符号及び命令セットからなる、命
令入力がおこなわれる。
【0006】次に、レジスタ2に対して、動作クロック
が印加される。これにより、レジスタ2は0をラッチ
し、出力値が0となる。この数値は、演算回路1の他の
入力端子Bに印加される。第2回目の命令は、+1加算
であるため、演算回路1では、(0+1)が演算され、
結果として、1を得る。このように、演算回路1におけ
る他の入力端子Bには、数値と符号のみが印加される。
が印加される。これにより、レジスタ2は0をラッチ
し、出力値が0となる。この数値は、演算回路1の他の
入力端子Bに印加される。第2回目の命令は、+1加算
であるため、演算回路1では、(0+1)が演算され、
結果として、1を得る。このように、演算回路1におけ
る他の入力端子Bには、数値と符号のみが印加される。
【0007】次に、第3回目では、前回の出力値(1)
に(+1)加算が行われるので、結果として(2)が得
られる。このように、(+1)加算が11回行われてい
く。上述の演算速度についてみると、レジスタ2への動
作クロック印加によって、レジスタ出力が反転し、その
値に基づいて、演算回路1が動作し、出力値が得られ
る。この時間の後に、次回の動作クロックの印加が可能
となる。このルートがショートパスを構成している。従
って、この時間間隔が本従来例における最大の演算速度
となる。
に(+1)加算が行われるので、結果として(2)が得
られる。このように、(+1)加算が11回行われてい
く。上述の演算速度についてみると、レジスタ2への動
作クロック印加によって、レジスタ出力が反転し、その
値に基づいて、演算回路1が動作し、出力値が得られ
る。この時間の後に、次回の動作クロックの印加が可能
となる。このルートがショートパスを構成している。従
って、この時間間隔が本従来例における最大の演算速度
となる。
【0008】次に、別の従来例を図12に示す。本例で
は、単純に複数の演算回路を設けて高速化する方法であ
る。但し、各演算回路に対しては、予め各命令入力をプ
ログラム作成して準備しておく必要がある。
は、単純に複数の演算回路を設けて高速化する方法であ
る。但し、各演算回路に対しては、予め各命令入力をプ
ログラム作成して準備しておく必要がある。
【0009】図12において示すように、演算回路(1
1)とレジスタ(21)とプログラム記憶部(41)か
らなる演算機能部を4組設けている。そして、各演算結
果(X0、X1、X2、X3)を多重化回路5に入力する。
当該多重化回路5は、図6に示す構成をもっている。当
該多重化回路においては、カウンタ501で動作クロッ
クを2ビットで取り出す。マルチプレクサ502では、
この2ビットを、セレクト信号として使用し、各入力信
号(X0,X1,X2,X3)をマルチプレックスして結果
出力(X)として出力する。図7は、多重化回路の動作
を示すタイミングチャートである。この図でわかるよう
に、各入力端子(X0,X1,X2,X3)に於ける信号
(a,b,c,d)の動作速度に対し、出力信号端子X
に於ける信号(a,b,c,d)は、4倍の動作速度で
取り出すことができる。
1)とレジスタ(21)とプログラム記憶部(41)か
らなる演算機能部を4組設けている。そして、各演算結
果(X0、X1、X2、X3)を多重化回路5に入力する。
当該多重化回路5は、図6に示す構成をもっている。当
該多重化回路においては、カウンタ501で動作クロッ
クを2ビットで取り出す。マルチプレクサ502では、
この2ビットを、セレクト信号として使用し、各入力信
号(X0,X1,X2,X3)をマルチプレックスして結果
出力(X)として出力する。図7は、多重化回路の動作
を示すタイミングチャートである。この図でわかるよう
に、各入力端子(X0,X1,X2,X3)に於ける信号
(a,b,c,d)の動作速度に対し、出力信号端子X
に於ける信号(a,b,c,d)は、4倍の動作速度で
取り出すことができる。
【0010】図13は、プログラム例1を、本従来例で
実行する場合の動作例である。演算回路11に与えるプ
ログラム記憶部41の初期値はX0=0であり、プログ
ラム記憶部42の初期値は、X1=1であり、プログラ
ム記憶部43の初期値は、X2=2であり、プログラム
記憶部44の初期値は、X3=3である。 従って、第1
回目の演算回路(11、12、13、14)の出力値
は、各代入値(0、1、2、3)がそのまま出力する。
実行する場合の動作例である。演算回路11に与えるプ
ログラム記憶部41の初期値はX0=0であり、プログ
ラム記憶部42の初期値は、X1=1であり、プログラ
ム記憶部43の初期値は、X2=2であり、プログラム
記憶部44の初期値は、X3=3である。 従って、第1
回目の演算回路(11、12、13、14)の出力値
は、各代入値(0、1、2、3)がそのまま出力する。
【0011】次に、回路11に与えるプログラム記憶部
41の次の値はRepeat 2 X0=X0+4 であり、プログラム
記憶部42の次の値は、Repeat 2 X1=X1+4 であり、プ
ログラム記憶部43の次の値は、Repeat 2 X2=X2+4 で
あり、プログラム記憶部44の次の値は、X3=X3+4 であ
る。従って、第2回目の演算回路(11、12、13、
14)の出力値は、各演算結果(4、5、6、7)が出
力する。
41の次の値はRepeat 2 X0=X0+4 であり、プログラム
記憶部42の次の値は、Repeat 2 X1=X1+4 であり、プ
ログラム記憶部43の次の値は、Repeat 2 X2=X2+4 で
あり、プログラム記憶部44の次の値は、X3=X3+4 であ
る。従って、第2回目の演算回路(11、12、13、
14)の出力値は、各演算結果(4、5、6、7)が出
力する。
【0012】次に、回路11が出力する次の値はRepeat
2 X0=X0+4 であるため8を出力し、回路12が出力す
る次の値は、Repeat 2 X1=X1+4 であるため9を出力
し、回路13が出力する次の値は、Repeat 2 X2=X2+4
であるため、10を出力し、プログラム記憶部44の次
の値は、X3=X3+3 であるため、10を出力する。上述の
ように、従来例1と比較すると、動作速度は、n倍(本
従来例では4倍)となるものの、プログラム記憶部(4
1、42、43、44)におけるプログラム展開は複雑
となる。
2 X0=X0+4 であるため8を出力し、回路12が出力す
る次の値は、Repeat 2 X1=X1+4 であるため9を出力
し、回路13が出力する次の値は、Repeat 2 X2=X2+4
であるため、10を出力し、プログラム記憶部44の次
の値は、X3=X3+3 であるため、10を出力する。上述の
ように、従来例1と比較すると、動作速度は、n倍(本
従来例では4倍)となるものの、プログラム記憶部(4
1、42、43、44)におけるプログラム展開は複雑
となる。
【0013】
【発明が解決しようとする課題】本発明は、上述したよ
うな従来の技術が有する問題点に鑑みてなされるもので
あって、試験パターン発生器に於いて、複雑なプログラ
ム指定を必要とせずに、n倍の高速動作を行う、試験パ
ターン発生器を提供するものである。
うな従来の技術が有する問題点に鑑みてなされるもので
あって、試験パターン発生器に於いて、複雑なプログラ
ム指定を必要とせずに、n倍の高速動作を行う、試験パ
ターン発生器を提供するものである。
【0014】
(実施例1)この発明によれば、試験パターン発生器に
於いて、並列したn個の命令(i0 、i1、i2、i3 )
を各2個ずつ、従属的に演算する(n−1)個の命令演
算器(101、102、103)を設ける。そして、各
命令演算器のステップ毎に各n個のレジスタを設ける。
そして、上記構成の命令演算部100の出力(i0c、
i1c、i2c、i3c)を各1入力端子に接続する演
算回路(201、202、203、204)を設ける。
そして、当該演算回路の出力に、少なくとも1つのレジ
スタ205を設けて接続する。そして、当該レジスタ2
05の出力を当該各演算回路(201、202、20
3、204)の他の入力端子に接続する。そして、当該
演算回路(201、202、203、204)の各出力
(X0、X1、X2、X3)を、マルチプレクサ502によ
りマルチプレックスして取り出す多重化回路5を設け
る。そして、上記を具備して、高速化した試験パターン
発生器を構成する。
於いて、並列したn個の命令(i0 、i1、i2、i3 )
を各2個ずつ、従属的に演算する(n−1)個の命令演
算器(101、102、103)を設ける。そして、各
命令演算器のステップ毎に各n個のレジスタを設ける。
そして、上記構成の命令演算部100の出力(i0c、
i1c、i2c、i3c)を各1入力端子に接続する演
算回路(201、202、203、204)を設ける。
そして、当該演算回路の出力に、少なくとも1つのレジ
スタ205を設けて接続する。そして、当該レジスタ2
05の出力を当該各演算回路(201、202、20
3、204)の他の入力端子に接続する。そして、当該
演算回路(201、202、203、204)の各出力
(X0、X1、X2、X3)を、マルチプレクサ502によ
りマルチプレックスして取り出す多重化回路5を設け
る。そして、上記を具備して、高速化した試験パターン
発生器を構成する。
【0015】(実施例2)命令演算器101として、次
の構成とする。先ず、演算回路303の1入力端子にア
ンドゲート304を設けて接続する。そして、当該アン
ドゲート304の1入力端子には、入力命令0を印可す
る。そして、入力命令0から符号と代入命令を検出する
命令デコーダ301を設ける。そして、当該代入命令信
号を、オアゲート305を設けて接続する、そして、入
力命令1から符号と代入命令を検出する命令デコーダ3
02を設ける。そして、当該代入命令信号を、当該オア
ゲート305の他の入力端子に接続する。そして、当該
命令デコーダ302の代入命令信号の反転信号を、当該
アンドゲート304の他の入力端子に接続する。そし
て、当該オアゲート305の出力と、当該演算回路30
3との出力を、演算結果1として次段に出力して」、命
令演算器101を構成する。この命令演算器を有する、
高速化した試験パターン発生器を構成する。
の構成とする。先ず、演算回路303の1入力端子にア
ンドゲート304を設けて接続する。そして、当該アン
ドゲート304の1入力端子には、入力命令0を印可す
る。そして、入力命令0から符号と代入命令を検出する
命令デコーダ301を設ける。そして、当該代入命令信
号を、オアゲート305を設けて接続する、そして、入
力命令1から符号と代入命令を検出する命令デコーダ3
02を設ける。そして、当該代入命令信号を、当該オア
ゲート305の他の入力端子に接続する。そして、当該
命令デコーダ302の代入命令信号の反転信号を、当該
アンドゲート304の他の入力端子に接続する。そし
て、当該オアゲート305の出力と、当該演算回路30
3との出力を、演算結果1として次段に出力して」、命
令演算器101を構成する。この命令演算器を有する、
高速化した試験パターン発生器を構成する。
【0016】(実施例3)上記実施例1において、命令
演算器(101、102、103)の構成は、上記実施
例2の構成による命令演算器からなる、高速化した試験
パターン発生器を構成する。
演算器(101、102、103)の構成は、上記実施
例2の構成による命令演算器からなる、高速化した試験
パターン発生器を構成する。
【0017】
【作用】この発明によれば、以上のように構成している
ので、命令入力の動作速度は、命令演算部100に於け
る各命令入力の動作速度に比べ、4倍の速度に設定でき
る。そして、多重化回路5の演算出力(X)も、この4
倍の速度で取り出すことができる。すなわち、従来にく
らべ、4倍の動作速度で演算できる。また、命令入力
は、従来の命令ステップをそのまま使用でき、プログラ
ムが複雑になることがない。
ので、命令入力の動作速度は、命令演算部100に於け
る各命令入力の動作速度に比べ、4倍の速度に設定でき
る。そして、多重化回路5の演算出力(X)も、この4
倍の速度で取り出すことができる。すなわち、従来にく
らべ、4倍の動作速度で演算できる。また、命令入力
は、従来の命令ステップをそのまま使用でき、プログラ
ムが複雑になることがない。
【0018】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【0019】図1は本発明の試験パターン発生器を示す
ブロック図である。本実施例に於いては、4倍に高速化
した例(一般的にはn倍)を示す。図1に示すように、
プログラム記憶部71からの命令入力(ix)を4つの
並列した命令(i0、i1、i2、i3)に分配する並列化
回路6を設ける。
ブロック図である。本実施例に於いては、4倍に高速化
した例(一般的にはn倍)を示す。図1に示すように、
プログラム記憶部71からの命令入力(ix)を4つの
並列した命令(i0、i1、i2、i3)に分配する並列化
回路6を設ける。
【0020】並列化回路6は、図4のような構成例で実
現できる。先ず、カウンタ401を設け、動作クロック
を与える。カウンタ401で動作クロックを2ビットで
取り出し、デコーダ402に与える。デコーダ402で
は、この2ビットを、4つの信号として発生し、レジス
タ(411、412、413、414)の各クロック端
子に与える。このため、各レジスタは、命令入力信号
(ix)を、それぞれ4倍の周期の間、保持する。各命
令入力は、さらにレジスタ(421、422、423、
424)で整時して各信号(i0、i1、i2、i3)とし
て取り出す。
現できる。先ず、カウンタ401を設け、動作クロック
を与える。カウンタ401で動作クロックを2ビットで
取り出し、デコーダ402に与える。デコーダ402で
は、この2ビットを、4つの信号として発生し、レジス
タ(411、412、413、414)の各クロック端
子に与える。このため、各レジスタは、命令入力信号
(ix)を、それぞれ4倍の周期の間、保持する。各命
令入力は、さらにレジスタ(421、422、423、
424)で整時して各信号(i0、i1、i2、i3)とし
て取り出す。
【0021】図5は、並列化回路の動作を示すタイミン
グチャートである。命令入力信号(ix)の、4つの命
令ステップ(a、b、c、d)は、それぞれ、4倍の周
期を持つ命令入力(a、b、c、d)を持つ信号
(i0、i1、i2、i3)となる。
グチャートである。命令入力信号(ix)の、4つの命
令ステップ(a、b、c、d)は、それぞれ、4倍の周
期を持つ命令入力(a、b、c、d)を持つ信号
(i0、i1、i2、i3)となる。
【0022】次に、4つの命令入力(i0、i1、i2、
i3)に基づいて演算を行う命令演算部100を設け
る。
i3)に基づいて演算を行う命令演算部100を設け
る。
【0023】命令入力(i0)と(i1)とは、2入力の
命令演算器101に入力する。本発明による命令演算器
101の構成例を図2に示す。図2に示すように、演算
回路303の1入力端子Aにアンドゲート304を設け
て接続する。アンドゲート304の1入力端子には、入
力命令0が印可される。この命令0は、数値の他、符号
を含み、また代入を示す命令セットを含んでいる。命令
デコーダ301は、このうち、命令0の「符号」や「代
入」を検出する。検出した符号(+/−)は、演算回路
303に与える。また、検出した「代入」信号は、オア
ゲート305を設けて接続する。
命令演算器101に入力する。本発明による命令演算器
101の構成例を図2に示す。図2に示すように、演算
回路303の1入力端子Aにアンドゲート304を設け
て接続する。アンドゲート304の1入力端子には、入
力命令0が印可される。この命令0は、数値の他、符号
を含み、また代入を示す命令セットを含んでいる。命令
デコーダ301は、このうち、命令0の「符号」や「代
入」を検出する。検出した符号(+/−)は、演算回路
303に与える。また、検出した「代入」信号は、オア
ゲート305を設けて接続する。
【0024】次に、演算回路303の他の入力端子Bに
は入力命令1を印可する。また、命令デコーダ302
は、命令1の「符号」や「代入」を検出する。検出した
符号(+/−)は、演算回路303に与える。また、検
出した「代入」信号は、オアゲート305の他の入力端
子に接続する。さらに、当該検出した命令1の「代入」
信号は、反転して、アンドゲート304に入力する。こ
れにより、命令1側に「代入」信号が含まれている場合
には、命令0側は無視されて、演算回路303が動作す
ることになる。なお、オアゲート305の出力は次の段
の「代入」信号となり、演算回路303で演算した数値
や符号と共に、演算結果1となる。
は入力命令1を印可する。また、命令デコーダ302
は、命令1の「符号」や「代入」を検出する。検出した
符号(+/−)は、演算回路303に与える。また、検
出した「代入」信号は、オアゲート305の他の入力端
子に接続する。さらに、当該検出した命令1の「代入」
信号は、反転して、アンドゲート304に入力する。こ
れにより、命令1側に「代入」信号が含まれている場合
には、命令0側は無視されて、演算回路303が動作す
ることになる。なお、オアゲート305の出力は次の段
の「代入」信号となり、演算回路303で演算した数値
や符号と共に、演算結果1となる。
【0025】ここで、命令演算器101の演算機能を図
3に示す。演算命令の種類としては、(1) 加算命令、
(2) 減算命令、(3) 代入命令、(4) 演算なし、に類別
できる。命令0と命令1が与えられた場合は、表に示し
た演算結果1が得られる。
3に示す。演算命令の種類としては、(1) 加算命令、
(2) 減算命令、(3) 代入命令、(4) 演算なし、に類別
できる。命令0と命令1が与えられた場合は、表に示し
た演算結果1が得られる。
【0026】図1に示すように、命令演算器101の出
力は、レジスタを設けて接続する。この出力結果は(i
1a)となる。また、各命令入力(i0、i2、i3 )に
対応して、レジスタを設け、出力結果(i0a、i2
a、i3a)を得る。これらの出力結果(i1a、i2
a)に対しても、同様に、命令演算器102を設けて接
続する。レジスタを通して、この出力結果(i2b)を
得る。同様に、出力結果(i2b、i3b)に対して
も、命令演算器103を設けて接続し、レジスタを通し
て出力結果(i3c)を得る。このように、4命令入力
に関して、3つ(n−1)の命令演算器(101、10
2、103)を設けて、命令演算部100を構成する。
力は、レジスタを設けて接続する。この出力結果は(i
1a)となる。また、各命令入力(i0、i2、i3 )に
対応して、レジスタを設け、出力結果(i0a、i2
a、i3a)を得る。これらの出力結果(i1a、i2
a)に対しても、同様に、命令演算器102を設けて接
続する。レジスタを通して、この出力結果(i2b)を
得る。同様に、出力結果(i2b、i3b)に対して
も、命令演算器103を設けて接続し、レジスタを通し
て出力結果(i3c)を得る。このように、4命令入力
に関して、3つ(n−1)の命令演算器(101、10
2、103)を設けて、命令演算部100を構成する。
【0027】次に、当該命令演算部100の出力値(i
0c、i1c、i2c、i3c)に基づいて累積演算を
行う、累積演算部200を設ける。
0c、i1c、i2c、i3c)に基づいて累積演算を
行う、累積演算部200を設ける。
【0028】累積演算部200は、1個の累積レジスタ
205と、4つ(n)の演算器からなる。各演算器(2
01、202、203、204)の1入力端子は、当該
命令演算部100の各出力(i0c、i1c、i2c、
i3c)にそれぞれ接続する。当該演算器(201、2
02、203、104)の他の入力端子は、共通に、レ
ジスタ205の出力に接続する。また、当該レジスタ2
05の入力端子は、当該演算回路204(最終の演算回
路)の出力に接続する。このように、累積演算部200
を構成して、出力結果(X0、X1、X2、X3)を得る。
なお、累積レジスタ205は全体に共通に1個を設けて
構成したが、各演算器(201、202、203、20
4)毎にn個設けて構成してもよい。
205と、4つ(n)の演算器からなる。各演算器(2
01、202、203、204)の1入力端子は、当該
命令演算部100の各出力(i0c、i1c、i2c、
i3c)にそれぞれ接続する。当該演算器(201、2
02、203、104)の他の入力端子は、共通に、レ
ジスタ205の出力に接続する。また、当該レジスタ2
05の入力端子は、当該演算回路204(最終の演算回
路)の出力に接続する。このように、累積演算部200
を構成して、出力結果(X0、X1、X2、X3)を得る。
なお、累積レジスタ205は全体に共通に1個を設けて
構成したが、各演算器(201、202、203、20
4)毎にn個設けて構成してもよい。
【0029】次に、当該累積演算部200の出力値(X
0、X1、X2、X3)をマルチプレックスして、4倍の速
度で出力し、演算出力(X)として取り出す、多重化回
路5を設ける。
0、X1、X2、X3)をマルチプレックスして、4倍の速
度で出力し、演算出力(X)として取り出す、多重化回
路5を設ける。
【0030】多重化回路5は、図6に示す構成例で実現
できる。図7は、多重化回路の動作を示すタイミングチ
ャートである。そして、演算出力(X)を得る。
できる。図7は、多重化回路の動作を示すタイミングチ
ャートである。そして、演算出力(X)を得る。
【0031】図8に、プログラム例1による動作例を示
す。命令並列入力(i0、i1、i2、i3 )の第1回目
は、=0、+1、+1、+1である。命令演算器101
に於いては、(=0+1)より、=1が得られる。つぎに、命
令演算器102に於いては、(=1+1)より、=2が得られ
る。つぎに、命令演算器103に於いては、(=2+1)よ
り、=3が得られる。次に、累積演算器201では、こ
の出力値(i3c)をレジスタ205に於ける累積値と
して動作するので、演算器201では、(3+1) より、4
が出力される。このように、次々と命令演算が行われて
いく。
す。命令並列入力(i0、i1、i2、i3 )の第1回目
は、=0、+1、+1、+1である。命令演算器101
に於いては、(=0+1)より、=1が得られる。つぎに、命
令演算器102に於いては、(=1+1)より、=2が得られ
る。つぎに、命令演算器103に於いては、(=2+1)よ
り、=3が得られる。次に、累積演算器201では、こ
の出力値(i3c)をレジスタ205に於ける累積値と
して動作するので、演算器201では、(3+1) より、4
が出力される。このように、次々と命令演算が行われて
いく。
【0032】図9は、別のプログラム例2による動作例
を示す。初期値0から始まり、加算命令を4回実行した
後、次の初期値8が設定され、減算命令を6回実行す
る。このように、途中で代入命令が混じった場合でも、
支障無く(前の演算の影響を受けることなく)演算命令
を続行することができる。
を示す。初期値0から始まり、加算命令を4回実行した
後、次の初期値8が設定され、減算命令を6回実行す
る。このように、途中で代入命令が混じった場合でも、
支障無く(前の演算の影響を受けることなく)演算命令
を続行することができる。
【0033】上述のように、命令入力(ix)の動作速
度は、命令演算部100に於ける各命令入力(i0、
i1、i2、i3)の動作速度に比べ、4倍の速度に設定
できる。そして、多重化回路5の演算出力(X)も、こ
の4倍の速度で取り出すことができる。すなわち、従来
にくらべ、4倍の動作速度で演算できる。また、命令入
力は、従来の命令ステップをそのまま使用でき、プログ
ラムが複雑になることがない。
度は、命令演算部100に於ける各命令入力(i0、
i1、i2、i3)の動作速度に比べ、4倍の速度に設定
できる。そして、多重化回路5の演算出力(X)も、こ
の4倍の速度で取り出すことができる。すなわち、従来
にくらべ、4倍の動作速度で演算できる。また、命令入
力は、従来の命令ステップをそのまま使用でき、プログ
ラムが複雑になることがない。
【0034】
【発明の効果】以上説明したように本発明は構成されて
いるので、次に記載する効果を奏する。試験パターン発
生器に於いて、複雑なプログラム指定を必要とせずに、
n倍の高速動作を行う、試験パターン発生器を提供でき
た。
いるので、次に記載する効果を奏する。試験パターン発
生器に於いて、複雑なプログラム指定を必要とせずに、
n倍の高速動作を行う、試験パターン発生器を提供でき
た。
【図1】本発明の試験パターン発生器を示すブロック図
である。
である。
【図2】本発明による命令演算器の構成例を示す。
【図3】命令演算器の演算機能を示す。
【図4】並列化回路の構成例を示す。
【図5】並列化回路の動作を示すタイミングチャートで
ある。
ある。
【図6】多重化回路を示す構成例である。
【図7】多重化回路の動作を示すタイミングチャートで
ある。
ある。
【図8】プログラム例1による動作例を示す。
【図9】プログラム例2による動作例を示す。
【図10】従来の演算部の1例である。
【図11】プログラム例1を実行する場合の動作例であ
る。
る。
【図12】別の従来例を示す。
【図13】プログラム例1を、本従来例で実行する場合
の動作例である。
の動作例である。
1、11、12、13、14 演算回路 2、21、22、23、34 レジスタ 3、4、7 制御回路 5 多重化回路 6 並列化回路 31、41、42、43、44、71 プログラ
ム記憶部 32、45、72 クロック発生部 100 命令演算部 101、102、103 命令演算器 200 累積演算部 201、202、203、204 演算器 205 レジスタ 301、302 命令デコーダ 303 演算回路 304 アンドゲート 305 オアゲート
ム記憶部 32、45、72 クロック発生部 100 命令演算部 101、102、103 命令演算器 200 累積演算部 201、202、203、204 演算器 205 レジスタ 301、302 命令デコーダ 303 演算回路 304 アンドゲート 305 オアゲート
Claims (3)
- 【請求項1】 1つのプログラム記憶部から読み出した
nステップの命令(i0、i1、i2、i3)を並列化する
並列化回路と、 第1の命令(i 0 )と第2の命令(i 1 )を 演算する第1
命令演算器(101)と、 第1命令演算器(101)の出力信号を整時して出力結
果(i1a)を得ると共に、対応タイミングで他の命令
(i 0 、i 2 、i 3 )を整時して出力結果(i0a、i2
a、i3a、)を得る第1 レジスタ群と、 第1命令演算器出力信号の第1レジスタ群出力(i1
a)と第3の命令の第1レジスタ群出力(i2a)を演
算する第2命令演算器 (102)と、 第2命令演算器(102)の出力信号を整時して出力結
果(i2b)を得ると共に、対応タイミングで他の命令
(i0a、i1a、i3a)を整時して出力結果(i0
b、i1b、i3b、)を得る第2レジスタ群と、 第(n−2)命令演算器出力信号の第(n−2)レジス
タ群出力(i2b)と第nの命令の第(n−2)レジス
タ群出力(i3b)を演算する第(n−1)命令演算器
(103)と、 第(n−1)命令演算器(103)の出力信号を整時し
て出力結果(i3c)を得ると共に、対応タイミングで
他の命令(i0b、i1b、i2b)を整時して出力結
果(i0c、i1c、i2c、)を得る第(n−1)レ
ジスタ群と、 上記第(n−1)レジスタ群の 出力(i0c、i1c、
i2c、i3c)を各1入力端子に接続するn個の演算
回路(201、202、203、204)と、 第n 演算回路(204)の出力にレジスタ(205)を
設けて接続し、 当該レジスタ(205)の出力を当該各演算回路(20
1、202、203、204)の他の入力端子に接続
し、 当該演算回路(201、202、203、204)の各
出力(X0、X1、X2、X3 )を、マルチプレクサによ
りマルチプレックスして取り出す多重化回路(5)と、 上記を具備したことを特徴とする、高速化した試験パタ
ーン発生器。 - 【請求項2】 1つのプログラム記憶部から読み出した
4ステップの命令(i 0 、i 1 、i 2 、i 3 )を並列化する
並列化回路と、 第1の命令(i 0 )と第2の命令(i 1 )を演算する第1
命令演算器(101)と、 第1命令演算器(101)の出力信号を整時して出力結
果(i1a)を得ると共に、対応タイミングで他の命令
(i 0 、i 2 、i 3 )を整時して出力結果(i0a、i2
a、i3a、)を得る第1レジスタ群と、 第1命令演算器出力信号の第1レジスタ群出力(i1
a)と第3の命令の第1レジスタ群出力(i2a)を演
算する第2命令演算器(102)と、 第2命令演算器(102)の出力信号を整時して出力結
果(i2b)を得ると共に、対応タイミングで他の命令
(i0a、i1a、i3a)を整時して出力結果(i0
b、i1b、i3b、)を得る第2レジスタ群と、 第2命令演算器出力信号の第2レジスタ群出力(i2
b)と第4の命令の第2レジスタ群出力(i3b)を演
算する第3命令演算器(103)と、 第3命令演算器(103)の出力信号を整時して出力結
果(i3c)を得ると共に、対応タイミングで他の命令
(i0b、i1b、i2b)を整時して出力結果(i0
c、i1c、i2c、)を得る第3レジスタ群と、 上記第3レジスタ群の出力(i0c、i1c、i2c、
i3c)を各1入力端子に接続する4個の演算回路(2
01、202、203、204)と、 第4演算回路(204)の出力にレジスタ(205)を
設けて接続し、 当該レジスタ(205)の出力を当該各演算回路(20
1、202、203、204)の他の入力端子に接続
し、 当該演算回路(201、202、203、204)の各
出力(X 0 、X 1 、X 2 、X 3 )を、マルチプレクサによ
りマルチプレックスして取り出す多重化回路(5)と、 上記を具備したことを特徴と する、高速化した試験パタ
ーン発生器。 - 【請求項3】 命令演算器(101、102、103)
は、それぞれ、 演算回路(303)の1入力端子にアンドゲート(30
4)を設けて接続し、 当該アンドゲート(304)の1入力端子には、入力命
令0を印加し、 入力命令0から符号と代入命令を検出する命令デコーダ
(301)を設け、 当該代入命令信号を、オアゲート(305)を設けて接
続し、 入力命令1から符号と代入命令を検出する命令デコーダ
(302)を設け、 当該代入命令信号を、当該オアゲート(305)の他の
入力端子に接続し、 当該命令デコーダ(302)の代入命令信号の反転信号
を、当該アンドゲート(304)の他の入力端子に接続
し、 当該オアゲート(305)の出力と、当該演算回路(3
03)との出力を、演算結果1として次段に出力し、 上記を 有する請求項1または2記載の高速化した試験パ
ターン発生器。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35014593A JP3323312B2 (ja) | 1993-12-28 | 1993-12-28 | 高速化した試験パターン発生器 |
US08/362,796 US5629946A (en) | 1993-12-28 | 1994-12-22 | High speed test pattern generator |
KR1019940036197A KR0134659B1 (ko) | 1993-12-28 | 1994-12-23 | 고속화한 시험패턴 발생기 |
DE4446988A DE4446988B4 (de) | 1993-12-28 | 1994-12-28 | Schneller Testmustergenerator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35014593A JP3323312B2 (ja) | 1993-12-28 | 1993-12-28 | 高速化した試験パターン発生器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07198799A JPH07198799A (ja) | 1995-08-01 |
JP3323312B2 true JP3323312B2 (ja) | 2002-09-09 |
Family
ID=18408531
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35014593A Expired - Fee Related JP3323312B2 (ja) | 1993-12-28 | 1993-12-28 | 高速化した試験パターン発生器 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5629946A (ja) |
JP (1) | JP3323312B2 (ja) |
KR (1) | KR0134659B1 (ja) |
DE (1) | DE4446988B4 (ja) |
Families Citing this family (10)
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---|---|---|---|---|
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DE19638165C1 (de) * | 1996-09-18 | 1998-04-23 | Siemens Nixdorf Inf Syst | Verfahren zum Erzeugen von Eingabesignalfolgen und Vorrichtung zum Durchführen des Verfahrens |
JP3552184B2 (ja) * | 1996-10-18 | 2004-08-11 | 株式会社アドバンテスト | 半導体メモリ試験装置 |
US5790560A (en) * | 1996-12-13 | 1998-08-04 | International Business Machines Corporation | Apparatus and method for timing self-timed circuitry |
DE10034897B4 (de) * | 2000-07-18 | 2004-08-05 | Infineon Technologies Ag | Adresszähler zur Adressierung von synchronen hochfrequenten Digitalschaltungen, insbesondere Speicherbauelementen |
DE10111440C2 (de) * | 2001-03-09 | 2003-02-20 | Infineon Technologies Ag | Adressengenerator zur Erzeugung von Adressen zum Testen einer Schaltung |
US7240266B2 (en) * | 2005-02-18 | 2007-07-03 | International Business Machines Corporation | Clock control circuit for test that facilitates an at speed structural test |
TWI442497B (zh) * | 2011-03-11 | 2014-06-21 | Piecemakers Technology Inc | 高速測試電路與方法 |
KR101988864B1 (ko) | 2019-01-04 | 2019-06-13 | 조성국 | 포장용지의 사전 급지장치 |
Family Cites Families (8)
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---|---|---|---|---|
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JPS6030973B2 (ja) * | 1980-01-18 | 1985-07-19 | 日本電気株式会社 | 高速パタ−ン発生器 |
JPS5994086A (ja) * | 1982-11-19 | 1984-05-30 | Advantest Corp | 論理回路試験装置 |
EP0255118B1 (en) * | 1986-07-30 | 1999-06-09 | Hitachi, Ltd. | Pattern generator |
JPS63256877A (ja) * | 1987-04-14 | 1988-10-24 | Mitsubishi Electric Corp | テスト回路 |
JP2964644B2 (ja) * | 1990-12-10 | 1999-10-18 | 安藤電気株式会社 | 高速パターン発生器 |
JP2602997B2 (ja) * | 1991-01-18 | 1997-04-23 | 株式会社東芝 | パターン発生器 |
JP2807170B2 (ja) * | 1993-06-01 | 1998-10-08 | 松下電器産業株式会社 | 演算装置 |
-
1993
- 1993-12-28 JP JP35014593A patent/JP3323312B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-22 US US08/362,796 patent/US5629946A/en not_active Expired - Fee Related
- 1994-12-23 KR KR1019940036197A patent/KR0134659B1/ko not_active IP Right Cessation
- 1994-12-28 DE DE4446988A patent/DE4446988B4/de not_active Expired - Fee Related
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---|---|
KR0134659B1 (ko) | 1998-04-25 |
DE4446988A1 (de) | 1995-07-27 |
JPH07198799A (ja) | 1995-08-01 |
DE4446988B4 (de) | 2005-06-09 |
US5629946A (en) | 1997-05-13 |
KR950019757A (ko) | 1995-07-24 |
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