JP3323312B2

JP3323312B2 - 高速化した試験パターン発生器

Info

Publication number: JP3323312B2
Application number: JP35014593A
Authority: JP
Inventors: 一男高野
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 2002-09-09
Anticipated expiration: 2017-09-09
Also published as: KR0134659B1; JPH07198799A; US5629946A; KR950019757A; DE4446988B4; DE4446988A1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体試験装置に搭載
した試験パターン発生器に於いて、複雑なプログラム指
定を必要とせずに、高速動作を行う、高速化した試験パ
ターン発生器に関する。

【０００２】

【従来の技術】半導体試験装置に用いる試験パターンは
一般に長大である。また、メモリ試験に於いては、繰り
返しパターンが多く使用される傾向がある。さらに、近
年の被試験デバイスの高速化に伴って、発生パターンも
高速化が要求されている。

【０００３】従来から、試験パターン発生器として、累
積型の演算回路を用いて構成し、演算内容と、その繰り
返し回数をプログラムする事で、長大なパターン発生が
行われている。

【０００４】図１０は、従来の演算部の１例である。２
入力を有する演算回路１の一方の入力端子Ａに、プログ
ラム記憶部３１から、命令が入力される。演算回路１の
出力端子には、レジスタ２を設けて接続してある。当該
レジスタ２の出力端子は、当該演算回路１の他の入力端
子Ｂに接続されている。また、当該レジスタ２のクロッ
ク入力端子には、クロック発生部３２からの動作クロッ
クが印加される。このような構成により、演算回路１の
出力から、結果出力（Ｘ）が得られる。

【０００５】図１１は、プログラム例１を、上述の演算
部で実行する場合の動作例である。最初に、プログラム
の１行目に X=0 が記述され、初期値を与えている。次行に、＋１加算を
１１回繰り返すために、 Repeat 11 X=X+1 が記述されている。３行目には、出力値（Ｘ）が不変
（Ｘのまま）とするために X=X が記述されている。１回目では、＝０命令が、プログラ
ム記憶部３１から入力端子Ａに与えられ、演算回路１で
演算を行う。演算回路内では、＝０命令の場合には、他
の入力端子Ｂの入力値を無視して、０値を代入する動作
がおこなわれる。このため、演算回路１の出力（Ｘ）値
として、０が得られる。このように、演算回路１の命令
入力としては、数値、符号及び命令セットからなる、命
令入力がおこなわれる。

【０００６】次に、レジスタ２に対して、動作クロック
が印加される。これにより、レジスタ２は０をラッチ
し、出力値が０となる。この数値は、演算回路１の他の
入力端子Ｂに印加される。第２回目の命令は、＋１加算
であるため、演算回路１では、（０＋１）が演算され、
結果として、１を得る。このように、演算回路１におけ
る他の入力端子Ｂには、数値と符号のみが印加される。

【０００７】次に、第３回目では、前回の出力値（１）
に（＋１）加算が行われるので、結果として（２）が得
られる。このように、（＋１）加算が１１回行われてい
く。上述の演算速度についてみると、レジスタ２への動
作クロック印加によって、レジスタ出力が反転し、その
値に基づいて、演算回路１が動作し、出力値が得られ
る。この時間の後に、次回の動作クロックの印加が可能
となる。このルートがショートパスを構成している。従
って、この時間間隔が本従来例における最大の演算速度
となる。

【０００８】次に、別の従来例を図１２に示す。本例で
は、単純に複数の演算回路を設けて高速化する方法であ
る。但し、各演算回路に対しては、予め各命令入力をプ
ログラム作成して準備しておく必要がある。

【０００９】図１２において示すように、演算回路（１
１）とレジスタ（２１）とプログラム記憶部（４１）か
らなる演算機能部を４組設けている。そして、各演算結
果（Ｘ₀、Ｘ₁、Ｘ₂、Ｘ₃）を多重化回路５に入力する。
当該多重化回路５は、図６に示す構成をもっている。当
該多重化回路においては、カウンタ５０１で動作クロッ
クを２ビットで取り出す。マルチプレクサ５０２では、
この２ビットを、セレクト信号として使用し、各入力信
号（Ｘ₀，Ｘ₁，Ｘ₂，Ｘ₃）をマルチプレックスして結果
出力（Ｘ）として出力する。図７は、多重化回路の動作
を示すタイミングチャートである。この図でわかるよう
に、各入力端子（Ｘ₀，Ｘ₁，Ｘ₂，Ｘ₃）に於ける信号
（ａ，ｂ，ｃ，ｄ）の動作速度に対し、出力信号端子Ｘ
に於ける信号（ａ，ｂ，ｃ，ｄ）は、４倍の動作速度で
取り出すことができる。

【００１０】図１３は、プログラム例１を、本従来例で
実行する場合の動作例である。演算回路１１に与えるプ
ログラム記憶部４１の初期値はＸ₀＝０であり、プログ
ラム記憶部４２の初期値は、Ｘ₁＝１であり、プログラ
ム記憶部４３の初期値は、Ｘ₂＝２であり、プログラム
記憶部４４の初期値は、Ｘ₃＝３である。従って、第１
回目の演算回路（１１、１２、１３、１４）の出力値
は、各代入値（０、１、２、３）がそのまま出力する。

【００１１】次に、回路１１に与えるプログラム記憶部
４１の次の値はRepeat 2 X0=X0+4 であり、プログラム
記憶部４２の次の値は、Repeat 2 X1=X1+4 であり、プ
ログラム記憶部４３の次の値は、Repeat 2 X2=X2+4 で
あり、プログラム記憶部４４の次の値は、X3=X3+4 であ
る。従って、第２回目の演算回路（１１、１２、１３、
１４）の出力値は、各演算結果（４、５、６、７）が出
力する。

【００１２】次に、回路１１が出力する次の値はRepeat
2 X0=X0+4 であるため８を出力し、回路１２が出力す
る次の値は、Repeat 2 X1=X1+4 であるため９を出力
し、回路１３が出力する次の値は、Repeat 2 X2=X2+4
であるため、１０を出力し、プログラム記憶部４４の次
の値は、X3=X3+3 であるため、１０を出力する。上述の
ように、従来例１と比較すると、動作速度は、ｎ倍（本
従来例では４倍）となるものの、プログラム記憶部（４
１、４２、４３、４４）におけるプログラム展開は複雑
となる。

【００１３】

【発明が解決しようとする課題】本発明は、上述したよ
うな従来の技術が有する問題点に鑑みてなされるもので
あって、試験パターン発生器に於いて、複雑なプログラ
ム指定を必要とせずに、ｎ倍の高速動作を行う、試験パ
ターン発生器を提供するものである。

【００１４】

【課題を解決するための手段】

（実施例１）この発明によれば、試験パターン発生器に
於いて、並列したｎ個の命令（ｉ₀ 、ｉ₁、ｉ₂、ｉ₃ ）
を各２個ずつ、従属的に演算する（ｎ−１）個の命令演
算器（１０１、１０２、１０３）を設ける。そして、各
命令演算器のステップ毎に各ｎ個のレジスタを設ける。
そして、上記構成の命令演算部１００の出力（ｉ０ｃ、
ｉ１ｃ、ｉ２ｃ、ｉ３ｃ）を各１入力端子に接続する演
算回路（２０１、２０２、２０３、２０４）を設ける。
そして、当該演算回路の出力に、少なくとも１つのレジ
スタ２０５を設けて接続する。そして、当該レジスタ２
０５の出力を当該各演算回路（２０１、２０２、２０
３、２０４）の他の入力端子に接続する。そして、当該
演算回路（２０１、２０２、２０３、２０４）の各出力
（Ｘ₀、Ｘ₁、Ｘ₂、Ｘ₃）を、マルチプレクサ５０２によ
りマルチプレックスして取り出す多重化回路５を設け
る。そして、上記を具備して、高速化した試験パターン
発生器を構成する。

【００１５】（実施例２）命令演算器１０１として、次
の構成とする。先ず、演算回路３０３の１入力端子にア
ンドゲート３０４を設けて接続する。そして、当該アン
ドゲート３０４の１入力端子には、入力命令０を印可す
る。そして、入力命令０から符号と代入命令を検出する
命令デコーダ３０１を設ける。そして、当該代入命令信
号を、オアゲート３０５を設けて接続する、そして、入
力命令１から符号と代入命令を検出する命令デコーダ３
０２を設ける。そして、当該代入命令信号を、当該オア
ゲート３０５の他の入力端子に接続する。そして、当該
命令デコーダ３０２の代入命令信号の反転信号を、当該
アンドゲート３０４の他の入力端子に接続する。そし
て、当該オアゲート３０５の出力と、当該演算回路３０
３との出力を、演算結果１として次段に出力して」、命
令演算器１０１を構成する。この命令演算器を有する、
高速化した試験パターン発生器を構成する。

【００１６】（実施例３）上記実施例１において、命令
演算器（１０１、１０２、１０３）の構成は、上記実施
例２の構成による命令演算器からなる、高速化した試験
パターン発生器を構成する。

【００１７】

【作用】この発明によれば、以上のように構成している
ので、命令入力の動作速度は、命令演算部１００に於け
る各命令入力の動作速度に比べ、４倍の速度に設定でき
る。そして、多重化回路５の演算出力（Ｘ）も、この４
倍の速度で取り出すことができる。すなわち、従来にく
らべ、４倍の動作速度で演算できる。また、命令入力
は、従来の命令ステップをそのまま使用でき、プログラ
ムが複雑になることがない。

【００１８】

【実施例】本発明の実施例について図面を参照して説明
する。

【００１９】図１は本発明の試験パターン発生器を示す
ブロック図である。本実施例に於いては、４倍に高速化
した例（一般的にはｎ倍）を示す。図１に示すように、
プログラム記憶部７１からの命令入力（ｉｘ）を４つの
並列した命令（ｉ₀、ｉ₁、ｉ₂、ｉ₃）に分配する並列化
回路６を設ける。

【００２０】並列化回路６は、図４のような構成例で実
現できる。先ず、カウンタ４０１を設け、動作クロック
を与える。カウンタ４０１で動作クロックを２ビットで
取り出し、デコーダ４０２に与える。デコーダ４０２で
は、この２ビットを、４つの信号として発生し、レジス
タ（４１１、４１２、４１３、４１４）の各クロック端
子に与える。このため、各レジスタは、命令入力信号
（ｉｘ）を、それぞれ４倍の周期の間、保持する。各命
令入力は、さらにレジスタ（４２１、４２２、４２３、
４２４）で整時して各信号（ｉ₀、ｉ₁、ｉ₂、ｉ₃）とし
て取り出す。

【００２１】図５は、並列化回路の動作を示すタイミン
グチャートである。命令入力信号（ｉｘ）の、４つの命
令ステップ（ａ、ｂ、ｃ、ｄ）は、それぞれ、４倍の周
期を持つ命令入力（ａ、ｂ、ｃ、ｄ）を持つ信号
（ｉ₀、ｉ₁、ｉ₂、ｉ₃）となる。

【００２２】次に、４つの命令入力（ｉ₀、ｉ₁、ｉ₂、
ｉ₃）に基づいて演算を行う命令演算部１００を設け
る。

【００２３】命令入力（ｉ₀）と（ｉ₁）とは、２入力の
命令演算器１０１に入力する。本発明による命令演算器
１０１の構成例を図２に示す。図２に示すように、演算
回路３０３の１入力端子Ａにアンドゲート３０４を設け
て接続する。アンドゲート３０４の１入力端子には、入
力命令０が印可される。この命令０は、数値の他、符号
を含み、また代入を示す命令セットを含んでいる。命令
デコーダ３０１は、このうち、命令０の「符号」や「代
入」を検出する。検出した符号（＋／−）は、演算回路
３０３に与える。また、検出した「代入」信号は、オア
ゲート３０５を設けて接続する。

【００２４】次に、演算回路３０３の他の入力端子Ｂに
は入力命令１を印可する。また、命令デコーダ３０２
は、命令１の「符号」や「代入」を検出する。検出した
符号（＋／−）は、演算回路３０３に与える。また、検
出した「代入」信号は、オアゲート３０５の他の入力端
子に接続する。さらに、当該検出した命令１の「代入」
信号は、反転して、アンドゲート３０４に入力する。こ
れにより、命令１側に「代入」信号が含まれている場合
には、命令０側は無視されて、演算回路３０３が動作す
ることになる。なお、オアゲート３０５の出力は次の段
の「代入」信号となり、演算回路３０３で演算した数値
や符号と共に、演算結果１となる。

【００２５】ここで、命令演算器１０１の演算機能を図
３に示す。演算命令の種類としては、(1) 加算命令、
(2) 減算命令、(3) 代入命令、(4) 演算なし、に類別
できる。命令０と命令１が与えられた場合は、表に示し
た演算結果１が得られる。

【００２６】図１に示すように、命令演算器１０１の出
力は、レジスタを設けて接続する。この出力結果は（ｉ
１ａ）となる。また、各命令入力（ｉ₀、ｉ₂、ｉ₃ ）に
対応して、レジスタを設け、出力結果（ｉ０ａ、ｉ２
ａ、ｉ３ａ）を得る。これらの出力結果（ｉ１ａ、ｉ２
ａ）に対しても、同様に、命令演算器１０２を設けて接
続する。レジスタを通して、この出力結果（ｉ２ｂ）を
得る。同様に、出力結果（ｉ２ｂ、ｉ３ｂ）に対して
も、命令演算器１０３を設けて接続し、レジスタを通し
て出力結果（ｉ３ｃ）を得る。このように、４命令入力
に関して、３つ（ｎ−１）の命令演算器（１０１、１０
２、１０３）を設けて、命令演算部１００を構成する。

【００２７】次に、当該命令演算部１００の出力値（ｉ
０ｃ、ｉ１ｃ、ｉ２ｃ、ｉ３ｃ）に基づいて累積演算を
行う、累積演算部２００を設ける。

【００２８】累積演算部２００は、１個の累積レジスタ
２０５と、４つ（ｎ）の演算器からなる。各演算器（２
０１、２０２、２０３、２０４）の１入力端子は、当該
命令演算部１００の各出力（ｉ０ｃ、ｉ１ｃ、ｉ２ｃ、
ｉ３ｃ）にそれぞれ接続する。当該演算器（２０１、２
０２、２０３、１０４）の他の入力端子は、共通に、レ
ジスタ２０５の出力に接続する。また、当該レジスタ２
０５の入力端子は、当該演算回路２０４（最終の演算回
路）の出力に接続する。このように、累積演算部２００
を構成して、出力結果（Ｘ₀、Ｘ₁、Ｘ₂、Ｘ₃）を得る。
なお、累積レジスタ２０５は全体に共通に１個を設けて
構成したが、各演算器（２０１、２０２、２０３、２０
４）毎にｎ個設けて構成してもよい。

【００２９】次に、当該累積演算部２００の出力値（Ｘ
₀、Ｘ₁、Ｘ₂、Ｘ₃）をマルチプレックスして、４倍の速
度で出力し、演算出力（Ｘ）として取り出す、多重化回
路５を設ける。

【００３０】多重化回路５は、図６に示す構成例で実現
できる。図７は、多重化回路の動作を示すタイミングチ
ャートである。そして、演算出力（Ｘ）を得る。

【００３１】図８に、プログラム例１による動作例を示
す。命令並列入力（ｉ₀、ｉ₁、ｉ₂、ｉ₃ ）の第１回目
は、＝０、＋１、＋１、＋１である。命令演算器１０１
に於いては、(=0+1)より、＝１が得られる。つぎに、命
令演算器１０２に於いては、(=1+1)より、＝２が得られ
る。つぎに、命令演算器１０３に於いては、(=2+1)よ
り、＝３が得られる。次に、累積演算器２０１では、こ
の出力値（ｉ３ｃ）をレジスタ２０５に於ける累積値と
して動作するので、演算器２０１では、(3+1) より、４
が出力される。このように、次々と命令演算が行われて
いく。

【００３２】図９は、別のプログラム例２による動作例
を示す。初期値０から始まり、加算命令を４回実行した
後、次の初期値８が設定され、減算命令を６回実行す
る。このように、途中で代入命令が混じった場合でも、
支障無く（前の演算の影響を受けることなく）演算命令
を続行することができる。

【００３３】上述のように、命令入力（ｉｘ）の動作速
度は、命令演算部１００に於ける各命令入力（ｉ₀、
ｉ₁、ｉ₂、ｉ₃）の動作速度に比べ、４倍の速度に設定
できる。そして、多重化回路５の演算出力（Ｘ）も、こ
の４倍の速度で取り出すことができる。すなわち、従来
にくらべ、４倍の動作速度で演算できる。また、命令入
力は、従来の命令ステップをそのまま使用でき、プログ
ラムが複雑になることがない。

【００３４】

【発明の効果】以上説明したように本発明は構成されて
いるので、次に記載する効果を奏する。試験パターン発
生器に於いて、複雑なプログラム指定を必要とせずに、
ｎ倍の高速動作を行う、試験パターン発生器を提供でき
た。

【図面の簡単な説明】

【図１】本発明の試験パターン発生器を示すブロック図
である。

【図２】本発明による命令演算器の構成例を示す。

【図３】命令演算器の演算機能を示す。

【図４】並列化回路の構成例を示す。

【図５】並列化回路の動作を示すタイミングチャートで
ある。

【図６】多重化回路を示す構成例である。

【図７】多重化回路の動作を示すタイミングチャートで
ある。

【図８】プログラム例１による動作例を示す。

【図９】プログラム例２による動作例を示す。

【図１０】従来の演算部の１例である。

【図１１】プログラム例１を実行する場合の動作例であ
る。

【図１２】別の従来例を示す。

【図１３】プログラム例１を、本従来例で実行する場合
の動作例である。

【符号の説明】

１、１１、１２、１３、１４演算回路２、２１、２２、２３、３４レジスタ３、４、７制御回路５多重化回路６並列化回路３１、４１、４２、４３、４４、７１プログラ
ム記憶部３２、４５、７２クロック発生部１００命令演算部１０１、１０２、１０３命令演算器２００累積演算部２０１、２０２、２０３、２０４演算器２０５レジスタ３０１、３０２命令デコーダ３０３演算回路３０４アンドゲート３０５オアゲート

Claims

(57)【特許請求の範囲】

【請求項１】１つのプログラム記憶部から読み出した
ｎステップの命令（ｉ₀、ｉ₁、ｉ₂、ｉ₃）を並列化する
並列化回路と、第１の命令（ｉ ₀ ）と第２の命令（ｉ ₁ ）を演算する第１
命令演算器（１０１）と、第１命令演算器（１０１）の出力信号を整時して出力結
果（ｉ１ａ）を得ると共に、対応タイミングで他の命令
（ｉ ₀ 、ｉ ₂ 、ｉ ₃ ）を整時して出力結果（ｉ０ａ、ｉ２
ａ、ｉ３ａ、）を得る第１レジスタ群と、第１命令演算器出力信号の第１レジスタ群出力（ｉ１
ａ）と第３の命令の第１レジスタ群出力（ｉ２ａ）を演
算する第２命令演算器（１０２）と、第２命令演算器（１０２）の出力信号を整時して出力結
果（ｉ２ｂ）を得ると共に、対応タイミングで他の命令
（ｉ０ａ、ｉ１ａ、ｉ３ａ）を整時して出力結果（ｉ０
ｂ、ｉ１ｂ、ｉ３ｂ、）を得る第２レジスタ群と、第（ｎ−２）命令演算器出力信号の第（ｎ−２）レジス
タ群出力（ｉ２ｂ）と第ｎの命令の第（ｎ−２）レジス
タ群出力（ｉ３ｂ）を演算する第（ｎ−１）命令演算器
（１０３）と、第（ｎ−１）命令演算器（１０３）の出力信号を整時し
て出力結果（ｉ３ｃ）を得ると共に、対応タイミングで
他の命令（ｉ０ｂ、ｉ１ｂ、ｉ２ｂ）を整時して出力結
果（ｉ０ｃ、ｉ１ｃ、ｉ２ｃ、）を得る第（ｎ−１）レ
ジスタ群と、上記第（ｎ−１）レジスタ群の出力（ｉ０ｃ、ｉ１ｃ、
ｉ２ｃ、ｉ３ｃ）を各１入力端子に接続するｎ個の演算
回路（２０１、２０２、２０３、２０４）と、第ｎ演算回路（２０４）の出力にレジスタ（２０５）を
設けて接続し、当該レジスタ（２０５）の出力を当該各演算回路（２０
１、２０２、２０３、２０４）の他の入力端子に接続
し、当該演算回路（２０１、２０２、２０３、２０４）の各
出力（Ｘ₀、Ｘ₁、Ｘ₂、Ｘ₃ ）を、マルチプレクサによ
りマルチプレックスして取り出す多重化回路（５）と、上記を具備したことを特徴とする、高速化した試験パタ
ーン発生器。
【請求項２】１つのプログラム記憶部から読み出した
４ステップの命令（ｉ ₀ 、ｉ ₁ 、ｉ ₂ 、ｉ ₃ ）を並列化する
並列化回路と、第１の命令（ｉ ₀ ）と第２の命令（ｉ ₁ ）を演算する第１
命令演算器（１０１）と、第１命令演算器（１０１）の出力信号を整時して出力結
果（ｉ１ａ）を得ると共に、対応タイミングで他の命令
（ｉ ₀ 、ｉ ₂ 、ｉ ₃ ）を整時して出力結果（ｉ０ａ、ｉ２
ａ、ｉ３ａ、）を得る第１レジスタ群と、第１命令演算器出力信号の第１レジスタ群出力（ｉ１
ａ）と第３の命令の第１レジスタ群出力（ｉ２ａ）を演
算する第２命令演算器（１０２）と、第２命令演算器（１０２）の出力信号を整時して出力結
果（ｉ２ｂ）を得ると共に、対応タイミングで他の命令
（ｉ０ａ、ｉ１ａ、ｉ３ａ）を整時して出力結果（ｉ０
ｂ、ｉ１ｂ、ｉ３ｂ、）を得る第２レジスタ群と、第２命令演算器出力信号の第２レジスタ群出力（ｉ２
ｂ）と第４の命令の第２レジスタ群出力（ｉ３ｂ）を演
算する第３命令演算器（１０３）と、第３命令演算器（１０３）の出力信号を整時して出力結
果（ｉ３ｃ）を得ると共に、対応タイミングで他の命令
（ｉ０ｂ、ｉ１ｂ、ｉ２ｂ）を整時して出力結果（ｉ０
ｃ、ｉ１ｃ、ｉ２ｃ、）を得る第３レジスタ群と、上記第３レジスタ群の出力（ｉ０ｃ、ｉ１ｃ、ｉ２ｃ、
ｉ３ｃ）を各１入力端子に接続する４個の演算回路（２
０１、２０２、２０３、２０４）と、第４演算回路（２０４）の出力にレジスタ（２０５）を
設けて接続し、当該レジスタ（２０５）の出力を当該各演算回路（２０
１、２０２、２０３、２０４）の他の入力端子に接続
し、当該演算回路（２０１、２０２、２０３、２０４）の各
出力（Ｘ ₀ 、Ｘ ₁ 、Ｘ ₂ 、Ｘ ₃ ）を、マルチプレクサによ
りマルチプレックスして取り出す多重化回路（５）と、上記を具備したことを特徴とする、高速化した試験パタ
ーン発生器。
【請求項３】命令演算器（１０１、１０２、１０３）
は、それぞれ、演算回路（３０３）の１入力端子にアンドゲート（３０
４）を設けて接続し、当該アンドゲート（３０４）の１入力端子には、入力命
令０を印加し、入力命令０から符号と代入命令を検出する命令デコーダ
（３０１）を設け、当該代入命令信号を、オアゲート（３０５）を設けて接
続し、入力命令１から符号と代入命令を検出する命令デコーダ
（３０２）を設け、当該代入命令信号を、当該オアゲート（３０５）の他の
入力端子に接続し、当該命令デコーダ（３０２）の代入命令信号の反転信号
を、当該アンドゲート（３０４）の他の入力端子に接続
し、当該オアゲート（３０５）の出力と、当該演算回路（３
０３）との出力を、演算結果１として次段に出力し、上記を有する請求項１または２記載の高速化した試験パ
ターン発生器。