JPS60252986A - 高速フ−リエ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａｌ産業上の利用分野 本発明はディジタル信号処理に係り、特にディジタル信
号情報の高速フーリエ変換処理を実行する装置に関する
。

ディジタル信号処理の分野において、高速フーリエ変換
技術が広く使用されている。高速フーリエ変換の演算方
式には多くの種類が知られており、それらは該演算を実
行する装置の方式等の条件により適応性が異なる。

近年、主として技術計算等を高速に処理する目的で、ベ
クトル演算を高速に実行する装置（ベクトルプロセッサ
等と呼ばれる）が使用されるようになった。ベクトルプ
ロセッサは通常、いわゆるパイプライン構成の加算器、
乗算器等の演算器を設け、ベクトルを構成する被演算デ
ータを連続的にそれら演算器に供給し、それらを並行に
動作させることにより、高速性を得ている。

このような構成の処理装置によって、高速フーリエ変換
を行う場合の演算方式として、ノットインブレイス（ｎ
ｏｔ−１ｎ−ｐｌａｃｅ）型セルフソート（ｓｅｌｆ−
ｓｏｒｔｉｎｇ）方式の演算が適するとされている。

ｆｂｌ従来の技術 第２図（ａｌは２の罵乗個のデータのノットインブレイ
ス型セルフソート方式の高速フーリエ変換の処理の流れ
を、１６点のデータの場合について例示するものである
。

図において、白点（０）を中心とする部分は、第２図世
）に示すように、高速フーリエ変換技術の分野において
バタフライと呼ばれる演算を示し、図は周波数間引き（
Ｄｅｃｉｓ＋ａｔｉｏｎ　ｉｎ　Ｆｒｅｑｕｅｎｃｙ）
方式のバタフライ演算、即ち左からＡ、Ｂを入力し、右
側へＸ＝Ａ＋Ｂ及びＹ＝（Ａ−Ｂ）Ｗｋ　（７）関係を
有する２出力ｘ、ｙを出力する複素数演算を行うものと
している。なお、上式中のｈは回転因子とよばれ、被処
理データ点数Ｎで定まるＮ／２個の常数の１を示す。

第２図１ａｌから、本演算はステージθ〜３の４段から
なり、各ステージは８個のバタフライ演算で構成される
が、この演算をベクトルプロセッサで実行する場合には
、各ステージのバタフライ演算が直列にパイプライン演
算機構を流れるように制御される。

この場合に、演算機構への入力データは、記憶装置上の
該データの配列に従った一定の順序で読み出して演算機
構へ供給され、演算機構の出力は発生順に記憶装置に配
列されるならば、ベクトルプロセッサのパイプライン機
構を高度に稼動することができ、従って高速の処理が実
現される。

しかし、第２図１ａｌから明らかなように、本演算では
各ステージの入力をデータの配列順にすると、前ステー
ジの出力データから次ステージの入力データへデータの
配列順の変更を必要とする。

この為に、マスクビットによる出力データベクトルの拡
散処理、あるいは適当なインデクスを使用して出力格納
アドレスを生成する等の処理が必要になる。

例えば、第３図は第２図（ａ）の１つのバタフライ演算
を、マスクビットを使用するベクトル拡散を含む制御方
式で実現する場合の概念図である。

図で１０は１６個の要素からなるデータで、２個づつの
データが順番に取り出されてバタフライ演算１１のＡＳ
Ｂ入力となる。バタフライ演算１１には他に回転因子１
８が入力される。

バタフライ演算１１の出力Ｘ、Ｙは生成順に中間結果１
２及び１３としてバッファされ、その後マスクピント列
１４．１５の制御により１つのベクトル１６上にそれぞ
れ拡散される。ベクトル１６は次ステージの入力として
使用され得る。

マスクビット列１４及び１５及び拡散制御回路１７は公
知のベクトル拡散手段を構成する。この場合、マスクビ
ット列１４．１５の各ビットは出力ベクトル１６の各要
素に対応し、ビット値が°１′の場合に、それぞれ中間
結果１２又は１３の要素を転送すべきことを示す（図は
第２図（ａ）の第０演算ステージに対応するマスクビッ
ト列を示している）。

第２図の演算の実行に対応するマスクビット列は各ステ
ージごとに異なる一定のビットパターンを有するので、
従来は例えばそれらを予め記憶装置に保存し、ステージ
ごとにそれらを順次読出して使用する方式が採られてい
た。

（Ｃ１発明が解決しようとする問題点 上記のような従来の方式によれば、ステージごとにマス
クビット列を記憶装置からベクトル拡散制御手段にロー
ドする必要があり、そのためにベクトルプロセッサのパ
イプラインの流れを阻害し、高速フーリエ変換の処理時
間を長くする要因となっていた。

本発明はそれらマスクビット列ロードの必要を除き、高
速フーリエ変換処理を高速化する手段を提供することを
目的とする。

（ｄ１問題点を解決するための手段 この目的は、高速フーリエ変換のバタフライ演算におい
て、計数回路、該計数回路出力の特定桁位置から該計数
に同期して順次取り出すビットによりマスクビット列を
構成する手段、及び該マスクビット列により上記バタフ
ライ演算の出力配列を制御する手段を有する本発明の高
速フーリエ変換装置によって達成される。

ｆｅ）作用 即ち、第２図１ａｌ及び高速フーリエ変換論理一般の詳
細検討により明らかになったところによれば、第３図に
示したような１対のマスクビット列の、一方を１他方を
１・とすると、１ｌｌｋ　”１ｌｌｋ・であり、且つ第
にステージ（ｋは０からはじまるものとする）のマスク
ピント列ｈ・はＯ〜２に１−１の数値の２進表示の下位
からに桁目のビットで構成される。

本発明はこれに着目して構成されたもので、計数回路と
、その特定ビット位置のビット列を取り出してマスクピ
ント列とするための回路とを設けることにより、経済性
を損なうことなく、高速フーリエ変換の処理効率を改善
することができる。

なお、以上のようにして得られたマスクビット列は、同
時に回転因子の生成にも容易に利用することができる。

（ｆ）実施例 第４図は本発明の一実施例装置の構成図である。

この装置は被処理データ等を記憶する比較的大容量の記
憶装置２０、記憶装置２０との間で高速にデータを転送
し、演算機構に供給するデータを保持するベクトルレジ
スタ２１、並列に動作可能な加算器、乗算器等からなる
演算機構２２、ベクトル圧縮拡散処理を制御するための
マスクレジスタ２３、圧縮拡散制御回路２４及びマスク
発生回路２５を主な構成要素とし、これらは本装置全般
を制御する制御回路２６によって相互に連係される。

被演算へクトルデータは通常記憶装置２０からベクトル
レジスタ２１に転送されて、演算機構２２で所定の演算
が実行され、結果のデータはへクトルレジスタ２１に保
持される。そのデータは更に演算機構２２で処理される
か、又は記憶装置２０へ転送される。

ベクトルレジスタ２１のデータを演算機構２２を通して
ベクトルレジスタ２１の所定アドレスへ格納する場合に
おいて、第３図に概念的に示したように、第４図のマス
クレジスタ２３に設定するマスクビット列に従ってベク
トルの拡散処理を行うことができる。又、第３図と逆の
操作である圧縮処理も同様に行うことができる。

本装置はマスク発生回路２５を有し、自動的にマスクピ
ント列を発生してマスクレジスタ２３に設定することが
できる。

第１図はマスク発生回路２５の詳細ブロック図である。

マスク発生回路２５は計数回路３０、シフトレジスタ３
１、及びゲート回路３２からなる。計数回路３０は本装
置が処理する高速フーリエ変換のデータ点数の最大をＮ
としたとき、少なくともｌｏｇ、Ｎ個の出力ビツト数を
有する２進計数回路とし、クロック締３３のクロック信
号によって１づつ増加し、又リセット線３４の信号で全
Ｏにリセットされるものとする。

シフトレジスタ３１は計数回路３０の出力と同じビット
長のシフトレジスタで構成され、動作の初期にリセット
線３５の信号により右端ビットに１′をセントし、他を
すべて０”にリセットし、以後１個のみの“１゛を順次
左ヘシフトするように使用される。シフト動作はリセッ
ト線３４の信号で計数回路３０のリセットと同時に行わ
れる。

リセット線３４の信号は比較回路４０で制御され、動作
の初期に計数回路３０をリセットするために供給される
が、その後は比較回路４０の設定値と計数回路３０の出
力値を比較して一致したときリセ・ノド信号を信号線３
４に発生する。

比較回路４０には予め！４１を経て最大計数値を設定し
ておくものとする。従って、設定値まで計数するごとに
、計数回路３０はリセットされ、シフトレジスタ３１上
の１”が１ビツト左シフトする。

ゲート回路３２はシフトレジスタ３１上の“１°　ビッ
トに対応するビット位置にある、計数回路３０のビット
信号のみを出力線３６に取り出す機能を有し、この信号
はゲート回路３７によって、信号＆ｉ！３８の信号によ
り制御されて、そのま−又は反転されてマスク出力１ｊ
１３９に出力される。

マスク出力線３９はマスクレジスタ２３に接続され、該
レジスタにマスクピント列を設定する。制御回路２６か
ら信号線３８に供給される信号は、発生するビット列が
ｈか−・かを指定し、ｈの場合信号は反転される。

以上の構成により、０から比較回路４０に設定した計数
値までの数値の２進表示における特定桁のビットがマス
クビット列として取り出される。抽出すべき特定桁位置
は、演算ステージごとに第０桁から高位桁の順に移動さ
れる。これらのマスクビット列は第２図及び第３図を参
照して説明したバタフライ演算出力のベクトル拡散制御
に使用される。

第２図に例示した処理の流れは、前記のとおり周波数間
引き方式の処理であるが、いわゆる時間間引き（［ｌｅ
ｃｉｍａｔｉｏｎ　ｉｎ　Ｔｉｍｅ）方式の場合にも、
本発明が適用できることは、両方式のデータの流れが同
一であることから、明らかである。但し、周波数間引き
方式の場合には、本発明により得られるマスクビット列
をデータのベクトル拡散処理に使用すると共に、それを
同じステージで使用する回転因子の生成にも容易に使用
することができる。これらのことは、これまでの説明に
基づいて、当業者には容易に判明するであろう。

（ｇ）発明の効果 以上の説明から明らかなように本発明によれば、比較的
少量の回路の追加によって高速フーリエ変換装置の性能
を改善できるという著しい工業的効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例マスク発生回路の詳細ブロッ
ク図、 第２図は高速フーリエ変換処理の流れ図、第３図はマス
クビットを使うベクトル拡散処理を含むバタフライ演算
の概念図、 第４図は本発明の一実施例の装置構成図である。 図において、 １０は入力データ、　１１はバタフライ演算、１４．１
５はマスクビット列、 １７は拡散制御回路、２０は記憶装置、２１はベクトル
レジスタ、２２は演算機構、２３はマスクレジスタ、　
２５はマスク発生回路、３０は計数回路、　３１はシフ
トレジスタ、３２はゲート回路、　４０は比較回路を示
す。 Ｖ−１目 Ｂ 竿　２　目 （久） 第　２　日 （い 茅　３　圀

Claims (1)

【特許請求の範囲】
1. 高速フーリエ変換のバタフライ演算において、計数回路
   、該計数回路出力の特定桁位置から該計数に同期して順
   次取り出すビットによりマスクビット列を構成する手段
   、及び該マスクビット列により上記バタフライ演算の出
   力配列を制御する手段を有することを特徴とする高速フ
   ーリエ変換装置。