SU798863A1 - Цифровое устройство дл реше-Ни СиСТЕМ АлгЕбРАичЕСКиХ уРАВ-НЕНий - Google Patents

Цифровое устройство дл реше-Ни СиСТЕМ АлгЕбРАичЕСКиХ уРАВ-НЕНий Download PDF

Info

Publication number
SU798863A1
SU798863A1 SU792753317A SU2753317A SU798863A1 SU 798863 A1 SU798863 A1 SU 798863A1 SU 792753317 A SU792753317 A SU 792753317A SU 2753317 A SU2753317 A SU 2753317A SU 798863 A1 SU798863 A1 SU 798863A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
unit
output
block
registers
Prior art date
Application number
SU792753317A
Other languages
English (en)
Inventor
Виктор Дмитриевич Самойлов
Валерий Данилович Бакуменко
Анатолий Васильевич Зарановский
Алла Александровна Бальва
Владимир Александрович Мамченко
Original Assignee
Институт Электродинамики Ан Украинской Ccp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Институт Электродинамики Ан Украинской Ccp filed Critical Институт Электродинамики Ан Украинской Ccp
Priority to SU792753317A priority Critical patent/SU798863A1/ru
Application granted granted Critical
Publication of SU798863A1 publication Critical patent/SU798863A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Description

Изобретение относитс  к вычислительной технике и может быть использовано как автономно, так и в составе цифровых и аналого-цифровых вычислительных комплексов. Известно цифровое устройство дл  решени  систем алгебраических уравне ний , содержащее блок формировани  коэффициентов, сумматоры/ регистры, цифровые интеграторы, блок уравновешивани . В них вычислительный процес реализован на основе инкрементных модификаций методов минимизации Р-. Недостатком известного устрюйства  вл етс  низка  надежность и технологичность . Наиболее близким по технической сущности к предлагаемому  вл етс  цифровое устройство дл  решени  систем алгебраических уравнений, которое содержит блоки уравновешивани  и синхронизации. В блоках формировани  коэффициент тов происходит умножение кодов коэффициентов на 31;аки приращений переменных . Результаты умножени  построч но алгебраически суммируютс  в накапливающих сумматорах и регистрах и образуют, вектор нев зок. Алгоритм минимизации регшизуетс  блоком уравновешивани , на выходе которого формируютс  приращени  вектора переменных . Полное значение вектора переменных накапливаетс  в цифровых интеграторах . Вычислительный процесс заканчиваетс , когда все величины нев зок станов тс  равными нулю 2. Недостатком этого устройства  вл етс  ориентаци  их структур на применение интегральных схем малой и средней степени интеграции, что определ ет более низкую надежность и технологичность таких устройств, в частности степень однородности используемого оборудовани , по сравнению с устройствами, структуры которых ориентированы на применение больших интегральных схем. Кроме этого, в схеме устройства не предусмотрены какие-либо блоки дл  удобного сопр жени  с такими же и другими вычислительными и периферийными устройствами, в .частности с цифровыми или Гдифроаналоговымр;. вычислительными комплексами, и использовании в качестве аппаратурио реализованной подпрограммы, что существенно ограничивает ее функциональные возможности..
Цель изобрет.ени  - повышение надежностиустройства .
Поставленна  цель достигаетс  тем, что устройство дл  решени  систем алгебраических уравнений, содержащее блок уравновешивани  и блок синхронизации, введены блок вводавывода , блок индикации и (т+2) вычис„лительных блока, каждый из которых содержит арифметико-логический узел группу регистров и формирователь адресов , причем первый, второй и третий выходы блока ввода-вывода соединены соответственно со входами блока индикации, блока синхронизации и первым входом ариФметико-логичес кого узла первого вычислительного блока, арифметико-логические узлы рсех вычислительных блоков соединены между собой последовательно,. выход арифметико-логического узла (т+2)-го вычислительного блока соединен со входом блока ввода-вывода, выход блока синхронизации соединен с входом блока уравновешивани , группа входов которого подключена к выходам регистров группы всех вычислительных блоков , а группа выходов соединена с входами формирователей адресов всех вычислительных блоков, а в каждом вычислительном блоке выход формировател  адресов соединен с вторым входом арифметико-логического узла и входами регистров группы, входы выходы которых соединены с выходамивходами арифметико-логического узла.
На фиг.1 представлена блок-схема устройстваJ
Устройство содержит блок вродавывода 1, блок индикации 2, блок синхронизации 3, ni+2 вычислительных блока 4, в каждый из которых вход т арифметико-логический узел 5, группа регистров 6 и формирователь 7 адресов , а также блок 8 уравновешивани .
Устройство работает следующим образом .
Система линейный алгебраических уравнений
АХ В,
где А - матрица коэффициентов , В - вектор правых частей Ь , X - вектор переменных х.-,
i 1 . 2, . , . m ; j 1 , 2. . . п , m - число уравнений (строк А), п - число переменных (столбцов
А),
решаетс  итерационно модифицированным методом минимизации.
Перед началом решени  посредством блока ввода-вывода 1 в регистры 6 (l-m)-x вычислительных блоков 4 построчно ввод тс  в дополнительном коде коэффициенты .,- и правые части Ь , в регистры 6 (m+l) и(т+2)-го блоков 4 ввод тс  соответственно начальные значени  векторов дд и X, где а ASign (АХ-В) , А - транспонированна , матрица, и посто нна  величина h - шаг поиска, а в блок синхронизации 3 заноситс  код числа, ограничивающего число итераций.
Вычислительный процесс осуществл етс  следующим образом. В 1-т-х вычислительных блоках 4 параллельно и независимо построчно рассчитываетс  вектор нев зок
Е АХ - В по программе, одинаковой дл  всех
строк и составленной из команд, не требующих дл  их выполнени  информации с входных машин.
На первом такте коэффициенты регистров 6 передаютс  в арифметико-логические узлы 5 своих -X
блоков 4, где происходит их умножение на переменную Х . Результат алгебраически суг/Ц/ируетс  с величиной Ь , т.е. Е/ ,Х/- Ь , и заноситс  в регистры 6, На втором
такте коэффициенты передаютс 
в узлы 5 своих блоков 4 и умножа1отс  на переменную Xj. Затем в узлах 5 формируютс  величины , + и занос тс  в регистры 6. На остальных n-2-x тактах вычислени  аналогичны .
После выполнени  программы расчета Е р тех же 1-т-х вычислительных блоках 4 с использованием
(т+1)-го блока 4 начинаетс  выполнение программы расчета вектора . ПрограгФ1а за п тактов формирует вектор /и A Sign Е. На первом такте на формирователи (1+т)-х блоковз
4 из блока 8 уравновешивани  выдаетс  одинакова  команда, предполагающа  одновременное извлечение из регистров 6 коэффициента со знаком, соответствующим его умножению на
знак нев зки EJ , его суммирование в арифметико-логическом узле 5 с величиной на входе этого узла и выдачу результата на выход узлов 5 и 4. В результате последовательного соединени  комбинационных схем арифметико-логических узлов 5 в вычислительных блоках 4 на выходе т-го блока 4 по истечении времени окончани  переходных процессов в (l-m)-x узлах 5 формируетс  величинаХ «Х 11131дт1Л1
Остальные п-1 компоненты вектора 4 определ ютс  аналогично. Только на кажйом такте вычислени  в коде команды , выдаваемой в формирователи 7, измен етс  адрес регистра в группе регистров б, равный j .
Сформированные величины Л , /j( ..,, fJi занос тс  и хран тс  в регистрах б (т+1)-го вычислительногс блока. Одновременно с выполнением
программы расчета вектора JU рассчитываетс  вектор X. .
На первом такте по знаку величины ;К5 в m+2-M вычислительном с/локе 4 в АЛУ рассчитываетс  величина
X,i Х - . заноситс  в регис
тры 6. На остальных п-1 тактах по знакам соответствующих компонентов вектора /tj рассчитываютс  осталыше компоненты вектора .
После определени  вектора X в блоке 8 уравновешивани  провер ют услови  окончани  итерационного вычислительного процесса по ,эада.нномьс1 числу итераций или зацикливанию процесса поиска вблизи точки искомого решени ..При невыполнении этих условий итерационный процесс продолжаетс  и повтор етс  вычислительный процесс.
При вводе и выводе информации в какой-либо i-и вычислительный блок 4 в формирователи 7 всех остальных вычислительных блоков 4 выдаетс  команда , по которой информаци  с входа блока 4 проходит без изменений на его выход.
На формирователь 7 i-го блока 4 поступает команда ввода-вывода, обеспечивающа  запись информации с входа блока 4 в регистры 6 или считывание информации из регистров 6 на выход блока 4; Выводима  информаци  по цепочке последовательно соединённых АЛУ 5 поступает на блок 1 и чере.з него на блок 2 индикации. -Управление вводом и выводом-информации, а также решением задачи «осуществл етс  блоком 8 уравновешивани  по сигналам с блоков ввода-вывода 1 и синхронизации 3
Блок ввода-вывода представл ет собой интерфейс ввода-вывода, состо щий из подканалов ручного и автоматического ввода-рывода информации, и необходим дл  ввода исходной ин-. формации и команд, а также дл  организации обмена ин ормацией и командами при неавтономном (системном) использовании предлагаемого устройства . Пример выполнени  блок  вводавывода приведен м-- .2. Он содержит клавиатуру 9, преобразователь 10 дес тичного кода в двоичный, мультиплексоры 11 и 12, узел управлени  13 генератор 14 синхроимпульсов, входной регистр 15, пам ть 16, узел 17 регистров , выходной регистр 18, коммутатор 19 и преобразователь 20 двоичного года в двоично-дес тичный.
Блок ввода-вывода работает следующим образом.
Лины 21-25 составл ют внешний интерфейс дл  св зи с каналом вводавывода . Пр ма  информационна  шина 21, обратна  - 25, адресна  шина 22, шины управлени  23 и 24. По шине 26 информаци  с блока вводвывода поступает на информационную шину первого вычислительного блока. Шина 27 .используетс  дл  передачи, синхроимпульсов с генератора 14 и управл ющего слова из регистров 17 в блок синхронизации и далее не блок ураёновешив ни . По шине 28 информаци  с вьйсодной ши.ны m+2-ro вычислительного блока Поступает на выходной регистр 18. гаины 26-29 образуют внутренний интерфейс устройства.
При ручном вводе посредством клавиатуры 9 набираетс  вводимое число, выдаетс  сигнал переключени  мультиплексоров 11 и 12 на ручной подканал ввода, в регистрах 17 через мультиплексор 12 и пам ть 16 вводитс  адресна  информаци . Вводимое число с клавиатуры 9 через преобразователь
0 10, блоки 11, 15 поступают на вход б. При автоматическом -вводе мультиплексоры 11,12 переключаютс  на шины 21, 22. Информаци  с шины 21 через мультиплексор 11 и входной регистр 15
5 поступает на шину 26. Адресна  информаци  с шины 22 под управлением узла 13 и генератора 14 синхроимпульсов побайтно .заноситс  через мультиплексор 12 и пам ть 16 в узел 17 регист0 ров. Сформированное управл ющее слово передаетс  в шину 21.
Ручной и автоматический вывод информации осуществл етс  аналогично вводу с той лишь разницей, что мультиплексор 11 блокируетс  дл  прохож5 дени  информации и с узла 13 управлени  на коммутатор 19 поступает сигнал разрешени  выдачи информации с выходного регистра 18 на шину 8. Через преобразователь 20 код с выходного
0 регистра 18 выдаетс  на блок индикации .
Блок уравновешивани  представл ет собой управл ющий автомат дл  задани  пор дка выполнени  всех подпро5 грамм вычис лительными блоками. Он состоит из m+2-x микроавтоматов, схема одного из которых показана на фиг.З. Каждый вычислительный блок управл етс  .своим микроавт.оматом.
0 Такой микроавтомат состоит из узла логических условий: (улу) 30, элемента и 31, пам ти 32, дешифратора 33, счетчика 34, элемента ИЛИ 35,, коммутатора 36, 37, схемы 38 сравнени  и элемента И 39.
5
Применение ni+2-x последовательно соединенных однотипных вычислительных блоков повышает надежность и степень однородности примен емой аппаратуры в устройстве и делает
0 возможным его реализацию на больших интегральных схемах.
Применение блока ввода-вывода по .звол ет/ испольэовать устройство как в автономном режиме, так и в качест5 ве специализированного процессора в составе цифровых и .цифроаналоговкхх вычислительных комплексов. Этот блок позвол ет дл  решени  задач большой размерности создать однородную,блочно наращиваемую структур из предла0 гаемых устройств.

Claims (2)

1.Авторское свидетельство СССР № 559241, кл.С 06 F 15/32, 1977.
2.Авторское свидетельство СССР № 529468, кл.а 06 F 15/32, 1976
(прототип) .
SU792753317A 1979-02-21 1979-02-21 Цифровое устройство дл реше-Ни СиСТЕМ АлгЕбРАичЕСКиХ уРАВ-НЕНий SU798863A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU792753317A SU798863A1 (ru) 1979-02-21 1979-02-21 Цифровое устройство дл реше-Ни СиСТЕМ АлгЕбРАичЕСКиХ уРАВ-НЕНий

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU792753317A SU798863A1 (ru) 1979-02-21 1979-02-21 Цифровое устройство дл реше-Ни СиСТЕМ АлгЕбРАичЕСКиХ уРАВ-НЕНий

Publications (1)

Publication Number Publication Date
SU798863A1 true SU798863A1 (ru) 1981-01-23

Family

ID=20822328

Family Applications (1)

Application Number Title Priority Date Filing Date
SU792753317A SU798863A1 (ru) 1979-02-21 1979-02-21 Цифровое устройство дл реше-Ни СиСТЕМ АлгЕбРАичЕСКиХ уРАВ-НЕНий

Country Status (1)

Country Link
SU (1) SU798863A1 (ru)

Similar Documents

Publication Publication Date Title
US5226171A (en) Parallel vector processing system for individual and broadcast distribution of operands and control information
US5081573A (en) Parallel processing system
US4489393A (en) Monolithic discrete-time digital convolution circuit
US4601006A (en) Architecture for two dimensional fast fourier transform
US4644488A (en) Pipeline active filter utilizing a booth type multiplier
US4135249A (en) Signed double precision multiplication logic
Kung et al. Two-level pipelined systolic array for multidimensional convolution
US4887233A (en) Pipeline arithmetic adder and multiplier
US4833635A (en) Bit-slice digital processor for correlation and convolution
US4769780A (en) High speed multiplier
JPS63167967A (ja) ディジタル信号処理集積回路
SU798863A1 (ru) Цифровое устройство дл реше-Ни СиСТЕМ АлгЕбРАичЕСКиХ уРАВ-НЕНий
Dean Design for a full multiplier
US5493522A (en) Fast arithmetic modulo divider
SU409221A1 (ru) Вероятностный сумматор параллельного типа
SU596952A1 (ru) Устройство дл решени систем дифференциальных уравнений
SU691848A1 (ru) Устройство дл вычислени корн п той степени
RU2037197C1 (ru) Устройство для решения систем линейных алгебраических уравнений
SU960807A2 (ru) Функциональный преобразователь
RU2069011C1 (ru) Устройство для вычисления трехмерного дискретного преобразования фурье
RU2054709C1 (ru) Устройство для умножения чисел в позиционном коде
SU1300495A1 (ru) Устройство дл решени дифференциальных уравнений
SU521570A1 (ru) Устройство дл определени функции
SU1018115A1 (ru) Устройство дл умножени
RU1791818C (ru) Устройство дл контрол остаточного кода по модулю три