RU1791818C

RU1791818C - Устройство дл контрол остаточного кода по модулю три

Info

Publication number: RU1791818C
Application number: SU914900600A
Authority: RU
Inventors: Владимир Викторович Голованов; Сергей Николаевич Никулин
Original assignee: Рижское Высшее Военно-Политическое Краснознаменное Училище Им.Маршала Советского Союза Бирюзова С.С.
Priority date: 1991-01-09
Filing date: 1991-01-09
Publication date: 1993-01-30

Abstract

Изобретение относитс к вычислительной технике. Цель изобретени - расширение класса решаемых задач за счет дополнительной возможности контрол нечетного числа входных разр дов. Цель достигаетс введением триггера, двух элементов И, двух сумматоров по модулю два с соответствующими св з ми. 1 ил., 1 табл.

Description

Изобретение относитс к вычислительной технике и может быть использовано в аппаратуре контрол .

Известно устройство дл контрол остаточного кода по модулю три, содержащее группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, на входы которых подключены информационные и управл ющий входы устройства, а выходы элементов соединены с входами блока вычислени младшего разр да остаточного кода, выход которого вл етс выходом устройства.

Недостатком данного устройства вл етс то, что число его информационных входов может быть только четным,

Цель изобретени - расширение класса решаемых задач за счет дополнительной возможности нечетного числа входных разр дов .

Цель достигаетс тем, что в устройство, содержащее блок вычислени младшего разр да остаточного кода по модулю три, п элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых объединены и соединены с управл ющим входом устройства, вторые входы вл ютс соответствующими информационными входами устройства, а выходы соединены с соответствующими входами

блока вычислени младшего разр да остаточного кода по модулю три, число входов которого 2К выбрано четным (где К - число разр дов входного кода), введены триггер, первый и второй сумматоры по модулю два, причем 2К+1-Й информационный вход устройства соединен с первыми входами первого и второго сумматоров по модулю два и первого и второго элементов И, управл ющий вход устройства подключен кстробиру- ющему входутриггера, установочный вход которого соединен с выходом блока вычислени младшего разр да остаточного кода по модулю три и с вторым входом первого сумматора по модулю два, второй вход второго сумматора по модулю два и второй вход второго элемента И подключены к пр мому выходу триггера, инверсный выход которого соединен со вторым входом первого элемента И, выход которого и выход второго элемента И подключены к третьим входам первого и второго сумматоров по модулю два соответственно, выходы которых вл ютс выходами соответственно старшего и младшего разр дов контрольного кода устройства .

Сущность изобретени состоит в следующем . Введенные дополнительно элементы

сл С

XI

о

00

оэ

предназначены дл коррекции результата устройства-прототипа в случае ненулевого 2К-Н разр да информации.

Дл числа вида 2 I Ф2 (в двоичной системе счислени ), т.е. дл нечетных разр дов ()МОДЭ-1, , 1, 2, 3,... Устройство по а.с. 1476469 определ ет результат от четного

2е + 1 ,

числа 22е+1 разр дов: Y2H 2 Х|2 ) МОДЭ,

I 1

тогда результат от нечетного числа разр дов

. . , 2е + 1

2K+1 -((Х2е+222е + 2

х МОДЭ)МОДЭ.(Х2е+2+У2к) МОДЭ,

))х

I - I ,

где Х| - фиктивна переменна , 1 1, 2е+1.

Таким образом, при ненулевом 2К-М разр де необходима коррекци У2к. При этом необходимо выполнить преобразовани Y2k, (00,01.10} b Y2K+i(01.10.00). Так как Y2K представл етс в последовательном виде, то необходимо запоминание младше-- го разр да и, чтобы не потер ть в быстродействии устройства, коррекци производитс на втором полутакте работы и Y2K+1 представл етс в параллельной форме.

Устройство содержит блок вычислени остаточного кода по модулю три дл 2К входов 1, группу информационных входов 2, вход управлени 3, триггер 4, элементы И 5, 6, сумматоры по модулю два 7, 8, выходы 9, 10.

Устройство работает следующим образом .

На информационные входы группы 2 подаетс провер емый двоичный код, который сохран етс в течение такта работы устройства . На управл ющий вход 3 в первом полутакте подаетс нулевой сигнал, а во втором - единичный. Блок 1 в первом полутакте вырабатывает значение младшего разр да остаточного кода. Этот сигнал поступает на установочный вход триггера 4 и записываетс по стробирующему низкому потенциалу управл ющего входа. При единичном значении 2К+1 информационного разр да элементы И 5 и 6 открыты, на входы сумматоров 7 и 8 попадают соответственно инверсный и пр мой сигналы младшего разр да кода с обратного и пр мого выходов триггера 4.

Во втором полутакте происходит коррекци в соответствии с таблицей.

При этом информаци в триггере 4 не мен етс . При Х2е+2 0 схемы И 5, 6 закрыты

и на двух входах сумматора 7, 8 нулевые сигналы, поэтому они пропускают без изменени сигналы со своих первых входов. Таким образом, во втором такте на выходе 9 формируетс сигнал старшего, а на выходе

10 - младшего разр дов контрольного кода числа по модулю три.

Claims

Формула изобретени Устройство дл контрол остаточного кода по модулю три, содержащее блок вычислени младшего разр да остаточного кода по модулю три, п элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых объединены и соединены с управл ющим входом устройства, вторые входы вл ютс соответствующими информационными входами устройства, а выходы соединены с соответствующими входами блока вычислени младшего разр да остаточного кода по модулю три, число входов которого 2К

выбрано четным (где К - число разр дов входного кода), отличающеес тем, что, с целью расширени класса решаемых задач за счет дополнительной возможности контрол нечетного числа входных разр дов , в него дополнительно введены триггер, первый и второй элементы И, первый и второй сумматоры по модулю два, причем (2К+1)-й информационный вход устройства соединен с первыми входами первого и второго сумматоров по модулю два и первого и второго элементов Исправл ющий вход устройства подключен к стробирующему входу триггера, установочный вход которого соединен с выходом блока вычислени

.младшего разр да остаточного кода по модулю три и с вторым входом первого сумматора по модулю два, второй вход второго сумматора по модулю два и второй вход второго элемента И подключены к пр мому

0 выходу триггера, инверсный выход которого соединен с вторым входом первого элемента И, выход которого и выход второго элемента И подключены к третьим входам первого и второго сумматоров по модулю

5 два соответственно, выходы которых вл ютс выходами соответственно старшего и младшего разр дов контрольного кода устройства .