KR880014470A - 승산기 어레이 회로에서의 시프트 연산 수행장치 및 방법 - Google Patents

승산기 어레이 회로에서의 시프트 연산 수행장치 및 방법 Download PDF

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제이.멕레란 에드워드
에이.제이.요들로스키 로버트
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디지탈 이큅먼트 코오포레이숀
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Abstract

내용 없음

Description

승산기 어레이 회로에서의 시프트 연산 수행장치 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 캐리/세이브 가산기 유니트의 입력신호 및 출력신호를 예시한 도면.
제2도는 본 발명을 구현할 수 있는 승산기 유니트의 블록도.
제4도는 본 발명에 따라 데이타 신호 그룹을 1 내지 8자리만큼 이동시키도록 캐리/세이브 가산기 유니트단에 인가되는 제어신호를 예시한 도면.

Claims (19)

  1. 논리신호그룹을 우측으로 제어 가능한 자리수만큼 시프트시키기 위한 장치에 있어서, 복수의 캐리/세이브 가산기 유니트단을 포함하는 승산기 유니트를 구비하는데, 상기 논리 신호 그룹은 피승수 레지스터로 들어가게 되며；상기 제어 가능한 수를 상기 승산기 유니트에 대한 제어신호로 변환하기 위한 변환수단을 구비하는데, 상기 제어신호는 상기 승산기 유니트의 승수 레지스터로 들어가게 되는 것을 특징으로 하는 논리신호그룹 시프트장치.
  2. 제1항에 있어서, 상기 승산기 유니트는 승산을 수행하기 위하여 2비트 퇴각 알고리즘을 사용하는 것을 특징으로 하는 논리신호그룹 시프트장치.
  3. 제2항에 있어서, 상기 캐리/세이브 가산기 유니트 단은 연산없이 상기 단을 통해 부분합을 패스함으로써 제1제어 신호에 응답하고, 상기 논리신호그룹을 상기 단에 인가된 부분적에 1회 가산함으로써 제2 제어신호에 응답하여, 상기 신호 그룹을 상기 단에 인가된 부분적에 2회 가산하기 위하여 상기 제2 및 제3 제어신호에 응답하는 것을 특징으로 하는 논리신호그룹 시프트장치.
  4. 제3항에 있어서, 상기 승산기 유니트는 최종 캐리/세이브 가산기 유니트 단을 뒤따르는 1비트 자리이동장치를 포함하는 것을 특징으로 하는 논리신호그룹 시프트장치.
  5. 제1항에 있어서, 상기 논리신호그룹이 상기 승산기 유니트에 의해 복수회 처리될 수 있게 하기 위한 다중 패스 수단을 아울러 구비하는 것을 특징으로 하는 논리신호그룹 시프트장치.
  6. 논리신호그룹에 대한 시프트 연산을 수행하는방법에 있어서, 상기 논리신호그룹을 승산기 유니트의 피승수 레지스터에 들어가게하는 단계와； 상기 논리신호그룹을 소정수의 위치만큼 이동시키기 위하여 상기 승산기 유니트의 시프팅 장치를 사용하는 단계를 포함하는 것을 특징으로 하는 시프트 연산 수행방법.
  7. 제6항에 있어서, 상기 승산기 유니트내의 신호 그룹에 대하여 퇴긱 알고리즘에 의한 승산을 수행하기 위하여 상기 승산기 유니트를 동작시키는 단계를 아울러 포함하는 시프트 연산 수행방법.
  8. 제7항에 있어서, 상기 승산기 유니트를 복수회 시프트시키는 장치로 사용하는 단계를 아울러 포함하는 시프트 연산 수행방법.
  9. 제7항에 있어서, 상기 승산기 유니트를 각각 다수의 캐리/세이브 가산기 유니트를 포함하는 복수의 캐리/세이브 단으로 구성하는 단계를 포함하는 것을 특징으로 하는 시프트 연산 수행방법.
  10. 제9항에 있어서, 두 개의 미리 선택된 피승수 레지스터 비트 위치 신호중 하나를 관련 제어신호에 응답하여 캐리/세이브 가산기 단에 인가하는 단계를 포함하는 것을 특징으로 하는 시프트 연산 수행방법.
  11. 데이타 신호 그룹에 대한 제어가능한 시프트 연산을 수행하기 위한 장치에 있어서, 상기 데이타 신호그룹을 저장하기 위한 제1레지스터 수단과； 복수의 캐리/세이브 어레이를 구비하는데, 각 캐리/세이브 어레이는 다수의 캐리/세이브 가산기 유니트와； 상기 제1레지스터 수단의 관련 비트 위치로부터 입력신호를 선택하고 상기 관련된 비트 위치의 이웃 위치로부터 신호를 선택하기 위한 선택기 회로를 포함하며, 상기 캐리/세이브 가산기 유니트 각각은 캐리 입력신호, 합 입력신호 및 선택기회로신호에 응답하여 합출력 신호 및 캐리 출력신호를 제공하는데, 여기서 캐리/세이브 어레이로부터의 출력신호는 다음의 순차적 캐리/세이브 어레이에 대한 입력 신호이고, 상기 입력신호는 상기 다음의 순차적 캐리/세이브 어레이에 인가되고 있는 중에 소정수의 비트위치만큼 시프트되며； 상기 제어가능한 시프트연산을 행하기 위하여 상기 복수의 캐리/세이브어레이에 제어신호를 인가하기 위한 제어수단을 구비하는 것을 특징으로 하는 제어 가능한 시프트 연산장치.
  12. 제11항에 있어서, 상기 승수는 상기 제어신호에 의해 퇴각 알고리즘 제어신호로 변환되는 것을 특징으로 하는 제어가능한 시트프 연산장치.
  13. 제12항에 있어서, 상기 퇴각 알고리즘은 2비트 퇴각 알고리즘이고, 상기 제어신호는 상기 선택회로용 제어신호를 포함하는 것을 특징으로 하는 제어 가능한 시프트 연산장치.
  14. 제11항에 있어서, 최종 캐리/세이브 단으로부터의 출력 신호가 제1 캐리/세이브 단에 대한 입력 신호에 결합되는 것을 특징으로 하는 제어 가능한 시프트 연산장치.
  15. 제14항에 있어서, 상기 최종 단출력신호가 결합되는 조합 회로망을 아울러 구비하는데, 상기 합 및 상기 캐리 신호가 상기 조합 회로망에서 조합되는 것을 특징으로 하는 제어 가능한 시프트 연산장치.
  16. 제15항에 있어서, 상기 복수의 캐리/가산 단은 4개의 캐리/가산 단을 포함하며, 상기 장치는 1 내지 7비트 위치의 제어 가능한 시프트를 제공하는 것을 특징으로 하는 제어 가능한 시프트 연산장치.
  17. 제15항에 있어서, 7위치보다 큰 시프트가 상기 장치를 통하는 복수의 패스를 필요로 하는 것을 특징으로 하는 제어 가능한 시프트 연산장치.
  18. 제13항에 있어서, 상기 제어 신호가 변화없이 관련 캐리/체인 어레이를 통해 신호 그룹을 패스하기 위한 제2제어 신호를 포함하는 것을 특징으로 하는 제어 가능한 시프트 연산장치.
  19. 제13항에 있어서, 상기 제어 신호가 관련 캐리/세이브 단내의 상기 레지스터 수단으로부터 신호 그룹을 들어가게 하기 위한 제3제어신호를 포함하는 것을 특징으로 하는 제어 가능한 시프트 연산장치.
    ※ 참고사항：최초출원 내용에 의하여 공개하는 것임.
KR1019880005629A 1987-05-15 1988-05-14 승산기 어레이 회로에서의 시프트 연산 수행장치 및 방법 KR880014470A (ko)

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