JPS60237534A - 並列乗算器 - Google Patents
並列乗算器Info
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- JPS60237534A JPS60237534A JP59092449A JP9244984A JPS60237534A JP S60237534 A JPS60237534 A JP S60237534A JP 59092449 A JP59092449 A JP 59092449A JP 9244984 A JP9244984 A JP 9244984A JP S60237534 A JPS60237534 A JP S60237534A
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
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- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、二進数のデータをオペランドとする並列乗算
器に係り、特に変形Ｂｏｏｔｈのアルゴリズムに基づく
並列乗算器に関するもので、データ幅が１６ビツト以上
の大規模な乗算器をＣＭＯＳ（相補性絶縁ゲート型）集
積回路で実現する場合に使用されるものである。
器に係り、特に変形Ｂｏｏｔｈのアルゴリズムに基づく
並列乗算器に関するもので、データ幅が１６ビツト以上
の大規模な乗算器をＣＭＯＳ（相補性絶縁ゲート型）集
積回路で実現する場合に使用されるものである。
従来、二進数の並列乗算を重速に実現するために種々の
方式が提案されている。これらの方式は、たとえば「日
経エレクトロニクス」１９７８、５．２９号Ｐ．７６〜
８９および「コンピュータの高速演算方式」堀越監訳、
近代科学社、１９８０年、Ｐ．１２９〜２１３に詳述さ
れている。
方式が提案されている。これらの方式は、たとえば「日
経エレクトロニクス」１９７８、５．２９号Ｐ．７６〜
８９および「コンピュータの高速演算方式」堀越監訳、
近代科学社、１９８０年、Ｐ．１２９〜２１３に詳述さ
れている。
次に、乗算の高速化の一手法として知られている変形Ｂ
ｏｏｔｈのアルゴリズムによる従来の並列乗算器につい
て説明する。ここで、変形Ｂｏｏｔｈのアルゴリズム目
体は上記文献に詳しく説明されているので省略し、上記
アルゴリズムを実現する並列乗算器に使用されている基
本セルについて以下説明する。第１図は、公知の変形二
次のＢｏｏｔｈのアルゴリズムに基づき構成される並列
乗算器に使用されている基本セル群のうちの１個の基本
セルを示している。この基本セルにおいて、１はこの基
本セルに割り当てられるビット位置に対応して与えられ
る被乗数データＸのうちの１ビツトのデータＸｉの入力
端子、２は上記データＸｉより１ビット下位のデータＸ
ｉ−１の入力端子、３および４は選択制御信号Ｘおよび
２Ｘの入力端子、５は前記入力端子１および３に２入力
端が接続される２人力のアンドゲート、６は前記入力端
子２および４に２入力端が接続される２人力のアンドゲ
ート、７は上記アンドゲート５および６の各出力端に２
入力端が接続される２人力のオアゲート、８は反転制御
信号ＩＮＶの入力端子、９は前記オアゲート７の出力端
および上記入力端子８に２入力端が接続される排他的論
理和ゲートであって、その出力端は全加算器（Ｆ・Ａ）
１０の被加数入力端に接続されており、１１および１２
は各対応して両段の同一桁に該当する基本セルにおける
全加算器の和出力および前段の１桁下位に該当する基本
セルにおける全加算器のキャリ出力の入力端子であって
、前記全加算器１０の加数入力端およびキャリ人カ端に
接続されており、１３および１４は前記全加算器１０の
和出力およびキャリ出力の出力端子である。ここで、前
記アンドゲート５、６およびオアゲート７により反転機
能を持つ２人力１出方セレクタが形成されており、選択
制御信号Ｘが１レベルになると入力ビツトＸｉが選択さ
れ、選択制御信号２Ｘが１レベルになると入力ビツトＸ
ｉ−１が選択される。また、反転制御信号ＩＮＶが１ル
ベルの場合に上記セレクタの出方が反転されて出方し、
上記反転制御信号ＩＮＶが０レヘルの場合に上記セレク
タの出力がそのまま出力する。
ｏｏｔｈのアルゴリズムによる従来の並列乗算器につい
て説明する。ここで、変形Ｂｏｏｔｈのアルゴリズム目
体は上記文献に詳しく説明されているので省略し、上記
アルゴリズムを実現する並列乗算器に使用されている基
本セルについて以下説明する。第１図は、公知の変形二
次のＢｏｏｔｈのアルゴリズムに基づき構成される並列
乗算器に使用されている基本セル群のうちの１個の基本
セルを示している。この基本セルにおいて、１はこの基
本セルに割り当てられるビット位置に対応して与えられ
る被乗数データＸのうちの１ビツトのデータＸｉの入力
端子、２は上記データＸｉより１ビット下位のデータＸ
ｉ−１の入力端子、３および４は選択制御信号Ｘおよび
２Ｘの入力端子、５は前記入力端子１および３に２入力
端が接続される２人力のアンドゲート、６は前記入力端
子２および４に２入力端が接続される２人力のアンドゲ
ート、７は上記アンドゲート５および６の各出力端に２
入力端が接続される２人力のオアゲート、８は反転制御
信号ＩＮＶの入力端子、９は前記オアゲート７の出力端
および上記入力端子８に２入力端が接続される排他的論
理和ゲートであって、その出力端は全加算器（Ｆ・Ａ）
１０の被加数入力端に接続されており、１１および１２
は各対応して両段の同一桁に該当する基本セルにおける
全加算器の和出力および前段の１桁下位に該当する基本
セルにおける全加算器のキャリ出力の入力端子であって
、前記全加算器１０の加数入力端およびキャリ人カ端に
接続されており、１３および１４は前記全加算器１０の
和出力およびキャリ出力の出力端子である。ここで、前
記アンドゲート５、６およびオアゲート７により反転機
能を持つ２人力１出方セレクタが形成されており、選択
制御信号Ｘが１レベルになると入力ビツトＸｉが選択さ
れ、選択制御信号２Ｘが１レベルになると入力ビツトＸ
ｉ−１が選択される。また、反転制御信号ＩＮＶが１ル
ベルの場合に上記セレクタの出方が反転されて出方し、
上記反転制御信号ＩＮＶが０レヘルの場合に上記セレク
タの出力がそのまま出力する。
なお、前記選択制御信号Ｘ、２Ｘおよび反転制御信号Ｉ
ＮＶは、乗数データｙを以下の論理式に基づいてデコー
ドするデコーダ（図示せず）により与えられる。ここで
、乗数データの３個連続するデジットデータをｙ２ｇ＋
２、ｙ２ｉ＋１ｙ２ｉ、その反転データをｙ２ｉ＋２、
ｙ２ｉ＋１、ｙ２ｉで表わす。
ＮＶは、乗数データｙを以下の論理式に基づいてデコー
ドするデコーダ（図示せず）により与えられる。ここで
、乗数データの３個連続するデジットデータをｙ２ｇ＋
２、ｙ２ｉ＋１ｙ２ｉ、その反転データをｙ２ｉ＋２、
ｙ２ｉ＋１、ｙ２ｉで表わす。
Ｘ＝ｙ２ｉ＋ｙ２ｉ＋１
２Ｘ＝ｙ２ｉ＋２・ｙ２ｉ＋１・ｙ２ｉ＋ｙ２ｉ＋２・
ｙ２ｉ＋２・ｙ２ｉＩＮＶ＝ｙ２ｉ＋２ 但し、論理記号＋、・、＋はそれぞれ排他的論理和、酷
理積、論理料を表わす。
ｙ２ｉ＋２・ｙ２ｉＩＮＶ＝ｙ２ｉ＋２ 但し、論理記号＋、・、＋はそれぞれ排他的論理和、酷
理積、論理料を表わす。
ところで、前記基本セルを二次元配列することによって
構成される二次のＢｏｏｔｈのアルゴリズムに基づく並
列乗算器は、単に全加算器を二次元配列して構成される
並列乗算器に比較してセル配列の段数および使用セル数
は生滅するが、個々のセル内の構成トランジスタ数は増
加することになる。いま、並列乗算器を消費電力の点で
冷態な大規模集積回路の実現に適する全ＣＭＯＳ回路で
構成する場合、前記基本セルにおける全加算器以外の入
力制御回路部（被加数人力の制御論理回路部）での所要
トランジスタ数を算出すると、１８個になる。即ち、前
記排他的論理和回路９の構成は捏々の方式が掩案されて
いるが、ここでは第２図中に示すように２人力アンドゲ
ートと２人力ノアゲートとが１段として実現された複合
ゲート１５と２人力ノアグートｌ６とにより構成するも
のとすれば、１０個のＭＯＳ）ランジスタを使用するこ
とＫなる。また、前記２人力ｌ出力セレクタとして拓２
図中に示すように２個の２人力アンドゲートと１個の２
人カッアゲートと’に１段の複合グー）７７で実現する
ものとすれば、８個のＭＯＳ）シンジスタを使用するこ
とになる。
構成される二次のＢｏｏｔｈのアルゴリズムに基づく並
列乗算器は、単に全加算器を二次元配列して構成される
並列乗算器に比較してセル配列の段数および使用セル数
は生滅するが、個々のセル内の構成トランジスタ数は増
加することになる。いま、並列乗算器を消費電力の点で
冷態な大規模集積回路の実現に適する全ＣＭＯＳ回路で
構成する場合、前記基本セルにおける全加算器以外の入
力制御回路部（被加数人力の制御論理回路部）での所要
トランジスタ数を算出すると、１８個になる。即ち、前
記排他的論理和回路９の構成は捏々の方式が掩案されて
いるが、ここでは第２図中に示すように２人力アンドゲ
ートと２人力ノアゲートとが１段として実現された複合
ゲート１５と２人力ノアグートｌ６とにより構成するも
のとすれば、１０個のＭＯＳ）ランジスタを使用するこ
とＫなる。また、前記２人力ｌ出力セレクタとして拓２
図中に示すように２個の２人力アンドゲートと１個の２
人カッアゲートと’に１段の複合グー）７７で実現する
ものとすれば、８個のＭＯＳ）シンジスタを使用するこ
とになる。
このように、個々のセル内に使用トランジスタ数が増加
することによって、乗算器のサイズ、消費電力の増大化
を招くのみならす、セル間同志の配線長も長くなるので
信号伝搬速度の低下をもたらす欠点がある。また、基本
セル内における被加数人力の制御論理回路部の使用トラ
ンジスタ数が多いので、全加算器の被加数人力の速度低
下をもたらす欠点がある。
することによって、乗算器のサイズ、消費電力の増大化
を招くのみならす、セル間同志の配線長も長くなるので
信号伝搬速度の低下をもたらす欠点がある。また、基本
セル内における被加数人力の制御論理回路部の使用トラ
ンジスタ数が多いので、全加算器の被加数人力の速度低
下をもたらす欠点がある。
本発明は上記の事情に鑑み℃なされたもので、基本セル
内の被加数入力の制御論理回路部で使用づ゛るＭＯＳ）
ランシス少数を減少でき、基本セルとして全加算器の被
加数入力の速度を向上し得ると共にサイズの小型化およ
び消費電力の低減化が可能となり、全体としてサイズの
小型化、消費電力の低減化および動作の商運化を実現し
得る並夕１ｊ乗算器を提供１−るものである、〔発明の
概要〕 即ち、本発明の１列乗算器は、各基本セルにそれぞれ対
応する被乗数データのデジットデータＸｉ１その反転デ
ータＸｉおよびこれらよりｌピット下位のデジットデー
タＸト１、その反転データＸ１−１を供給し、乗数デー
タを所定のＭｆＵ式に基いてデコードし、各基本セルに
５個の選択制御信号を択一的に供給することによって、
基本セルとして前記４個のデータ入力および゛ｌルベル
もしくはゝ０ルベルに固定された１個の入力を前記選択
制御入力により選択して全加算器の被加数人力とするよ
うに構成したことを特徴とするものである。
内の被加数入力の制御論理回路部で使用づ゛るＭＯＳ）
ランシス少数を減少でき、基本セルとして全加算器の被
加数入力の速度を向上し得ると共にサイズの小型化およ
び消費電力の低減化が可能となり、全体としてサイズの
小型化、消費電力の低減化および動作の商運化を実現し
得る並夕１ｊ乗算器を提供１−るものである、〔発明の
概要〕 即ち、本発明の１列乗算器は、各基本セルにそれぞれ対
応する被乗数データのデジットデータＸｉ１その反転デ
ータＸｉおよびこれらよりｌピット下位のデジットデー
タＸト１、その反転データＸ１−１を供給し、乗数デー
タを所定のＭｆＵ式に基いてデコードし、各基本セルに
５個の選択制御信号を択一的に供給することによって、
基本セルとして前記４個のデータ入力および゛ｌルベル
もしくはゝ０ルベルに固定された１個の入力を前記選択
制御入力により選択して全加算器の被加数人力とするよ
うに構成したことを特徴とするものである。
したがって、上記５人力ｌ出力セレクタとして５個程度
の少数のＭＯＳ）２ンジスタにより実現でき、サイズ、
消費電力、動作速度の点で有利になる。
の少数のＭＯＳ）２ンジスタにより実現でき、サイズ、
消費電力、動作速度の点で有利になる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第３図において、２０・・・は二次元的に配列され
た基本セル、２１〜２６はオペランドである二進数の被
乗数データＸの各デジットの正転信号およびその相補信
号（反転信号）・・・（Ｘｉ＋１．Ｘ１＋＋ ） ＊
（ＸＩ、Ｘｉ） ＊ （Ｘｓ １．ＸＩ １ ）・・・
が与えられるデータ線、２７は乗数データｙのうち連続
する３個のデジットづつをそれぞれ後述するような論理
式に基いてデコードして選択制御信号を生成し、これを
５本の選択制御信号線２８．２９・・・に出力するもの
である。
る。第３図において、２０・・・は二次元的に配列され
た基本セル、２１〜２６はオペランドである二進数の被
乗数データＸの各デジットの正転信号およびその相補信
号（反転信号）・・・（Ｘｉ＋１．Ｘ１＋＋ ） ＊
（ＸＩ、Ｘｉ） ＊ （Ｘｓ １．ＸＩ １ ）・・・
が与えられるデータ線、２７は乗数データｙのうち連続
する３個のデジットづつをそれぞれ後述するような論理
式に基いてデコードして選択制御信号を生成し、これを
５本の選択制御信号線２８．２９・・・に出力するもの
である。
第４図は、第３図の並列乗算器のうち代表的！ＩＣ１個
の基本セＡ／２０とこのセルに対応するビット位置の連
続する２デジット分のデータ線２３〜２６および選択制
御信号ｉｔＭｚｓｒ〜ｔｓｓ ｆｃ取り出して詳細に示
している。即ち、基本セル２０において、４１〜４５は
それぞれＮチャネルＭＯ８）２ｙジスタからなるトラン
スミッションゲート（以下、ＴＧと略記する）であり、
その各ゲートは対応して入力端子４６〜５０を介して５
本の選択制御４６号線のうちの各１本２８１〜２Ｂ、に
接続されている。そして、ＴＧ４１〜４４の各ソースは
対応して入力端子５１〜５４を介して前記データ線２３
〜２６に接続され、ＴＧ４５のソースはｉ／レベル（接
地電位）に固定され、ＴＧＪ５のドレインおよびＴＧ４
１〜４４の各ドレインは共通接続されて全加昇器１０の
被加数人力１４Ｘｉｎに接続されている。この全加算器
１ｏの加数入力端Ｓｉｎには、前段の同一桁に対応する
基本セルにおける全加算器の和出力が入力端子ｒｔ’ｉ
ｚ介して入力する。同じく、上記全加算器１０のキャリ
入力ｙｒｆａＣｉｎには、前段の１桁下位に対応する基
本セルにおける全加算器のキャリ出力が入力端子１２を
介して入力する。なお、前段が存在しない初段の基本セ
ルの場合ＶＣ，は、前段からの入力を固定の゛０レベル
とする。Ｉ３および１４は上記全加算器ｉ。
の基本セＡ／２０とこのセルに対応するビット位置の連
続する２デジット分のデータ線２３〜２６および選択制
御信号ｉｔＭｚｓｒ〜ｔｓｓ ｆｃ取り出して詳細に示
している。即ち、基本セル２０において、４１〜４５は
それぞれＮチャネルＭＯ８）２ｙジスタからなるトラン
スミッションゲート（以下、ＴＧと略記する）であり、
その各ゲートは対応して入力端子４６〜５０を介して５
本の選択制御４６号線のうちの各１本２８１〜２Ｂ、に
接続されている。そして、ＴＧ４１〜４４の各ソースは
対応して入力端子５１〜５４を介して前記データ線２３
〜２６に接続され、ＴＧ４５のソースはｉ／レベル（接
地電位）に固定され、ＴＧＪ５のドレインおよびＴＧ４
１〜４４の各ドレインは共通接続されて全加昇器１０の
被加数人力１４Ｘｉｎに接続されている。この全加算器
１ｏの加数入力端Ｓｉｎには、前段の同一桁に対応する
基本セルにおける全加算器の和出力が入力端子ｒｔ’ｉ
ｚ介して入力する。同じく、上記全加算器１０のキャリ
入力ｙｒｆａＣｉｎには、前段の１桁下位に対応する基
本セルにおける全加算器のキャリ出力が入力端子１２を
介して入力する。なお、前段が存在しない初段の基本セ
ルの場合ＶＣ，は、前段からの入力を固定の゛０レベル
とする。Ｉ３および１４は上記全加算器ｉ。
の和田力端８ｏｕｔおよ−びキャリ出力端Ｃｏｕｔに接
続された出力端である。
続された出力端である。
一方、前記選択制御信号ｍ２８．〜２８！には、前記デ
コーダ２７から各対応して選択ｆｌｆｌ」白信号５（Ｘ
） 、Ｓ（−Ｘ） 、８（２Ｘ） 、５（−２Ｘ） 、
５（ｚ）が与えられる。これらの選択制御信号は、乗数
データｙのうち連続する３個のデジットｙ２ｉ＋ｚ＋ｙ
ｚｉ−Ｈ１ｙ２１を以下の論理式に基いてデコードされ
たものであり、それぞれ゛ｌルベルがアクティブである
。
コーダ２７から各対応して選択ｆｌｆｌ」白信号５（Ｘ
） 、Ｓ（−Ｘ） 、８（２Ｘ） 、５（−２Ｘ） 、
５（ｚ）が与えられる。これらの選択制御信号は、乗数
データｙのうち連続する３個のデジットｙ２ｉ＋ｚ＋ｙ
ｚｉ−Ｈ１ｙ２１を以下の論理式に基いてデコードされ
たものであり、それぞれ゛ｌルベルがアクティブである
。
Ｓ （Ｘ） ＝ｙｚｉ＋２’・（ｙ２ｉ＋１■ｙ２１）
Ｓ（−Ｘ） ＝ｙｚｉ−１−＋・（ｙｚｊ＋＋■ｙ２ｉ
）Ｓ（２Ｘ）＝ｙ２ｉ＋２・ｙｚｊ−１−＋ ｅｙｚｉ
ｓ（−２ｘ） ＝ ）１２４＋ｚ ａ ７２ ｉ＋ｔ
ｅ ｙｚ ４Ｓ （ｚ ）＝ｙｚｉ＋ｚ ａ Ｙ２璽ｒ
￥−ｒ ａ ｙｚｉ＋ｙｚｉ＋ｚ−ｙ２ｉ＋１ｓｙｚｉ
ここで、■、・、十はそれぞれ排他的論理和、論理積、
論理和記号であり、上式から分るように５本の選択制御
４１号線２８．〜２８．のうちの１本だけがアクティブ
になる。
Ｓ（−Ｘ） ＝ｙｚｉ−１−＋・（ｙｚｊ＋＋■ｙ２ｉ
）Ｓ（２Ｘ）＝ｙ２ｉ＋２・ｙｚｊ−１−＋ ｅｙｚｉ
ｓ（−２ｘ） ＝ ）１２４＋ｚ ａ ７２ ｉ＋ｔ
ｅ ｙｚ ４Ｓ （ｚ ）＝ｙｚｉ＋ｚ ａ Ｙ２璽ｒ
￥−ｒ ａ ｙｚｉ＋ｙｚｉ＋ｚ−ｙ２ｉ＋１ｓｙｚｉ
ここで、■、・、十はそれぞれ排他的論理和、論理積、
論理和記号であり、上式から分るように５本の選択制御
４１号線２８．〜２８．のうちの１本だけがアクティブ
になる。
次に１上記基本セル２ｏの動作を説明する。
５個のＴＧ４ ｔ〜４６は選択制御信号２８１〜２８゜
に応じていずれか１個が選択されてオンになり、これに
よッテＸｉ 、Ｘｉ 、Ｘｌ−１，Ｘｉ−＋ 、 ＯＬ
／ ヘ／ｌ／固定信号のい１れかが全加算器ＩＯの被加
数入力となる。 ゛ したがって、たとえはｙｚｉ＋ｚ＝［’白、 ｙｚｉ＋
＋ ＝ｒ’０’Ｊ ＋ ｙ２ｉ＝ ［’０’Ｊ （１）
ｍ合セｒｘ１００’Ｊ ｆ テ：Ｉ −）’したときに
は選択制御信号５（−２Ｘ）がｌ’ （アクティブ）と
なり、ＴＧ４（がオンになってＸｌ−１が被加数入力と
なる、即ち被乗数データが１ビット分だけ上位桁ヘシフ
トされることになる。
に応じていずれか１個が選択されてオンになり、これに
よッテＸｉ 、Ｘｉ 、Ｘｌ−１，Ｘｉ−＋ 、 ＯＬ
／ ヘ／ｌ／固定信号のい１れかが全加算器ＩＯの被加
数入力となる。 ゛ したがって、たとえはｙｚｉ＋ｚ＝［’白、 ｙｚｉ＋
＋ ＝ｒ’０’Ｊ ＋ ｙ２ｉ＝ ［’０’Ｊ （１）
ｍ合セｒｘ１００’Ｊ ｆ テ：Ｉ −）’したときに
は選択制御信号５（−２Ｘ）がｌ’ （アクティブ）と
なり、ＴＧ４（がオンになってＸｌ−１が被加数入力と
なる、即ち被乗数データが１ビット分だけ上位桁ヘシフ
トされることになる。
以下、同様に前記乗数データのデジットの組合せのデコ
ード結果に応じて被加数入力が選択制御されるものであ
り、第３図に示すような基本セル２０・・・の二次元配
列によって所畏の並列乗算Ｄｒ作が行なわれる。
ード結果に応じて被加数入力が選択制御されるものであ
り、第３図に示すような基本セル２０・・・の二次元配
列によって所畏の並列乗算Ｄｒ作が行なわれる。
上記した並列乗算器においては、基本セル２０・・・の
被加数入力の制御論理回路部（５人力ｌ出力セレクタ）
は僅かに５個のＭＯＳ）？ンジスタで構成されている。
被加数入力の制御論理回路部（５人力ｌ出力セレクタ）
は僅かに５個のＭＯＳ）？ンジスタで構成されている。
したがって、基本セル２０・・・のサイズの小型化、消
費電力の低減化が可能となり、並列乗算器全体としても
サイズの小型化、消費電力の低減化を実現可能となる。
費電力の低減化が可能となり、並列乗算器全体としても
サイズの小型化、消費電力の低減化を実現可能となる。
また、上記被加数人力の制御論理回路部では被加数人力
は単に１個のゲーｔｔ−ｍ遇するだけであって従来例に
比べて全加算器への被加数人力の速度が向上し、全体の
サイズの小型化によって基本セル間配線長も短かくなる
ので、動作の高速化が０Ｊ能になる。
は単に１個のゲーｔｔ−ｍ遇するだけであって従来例に
比べて全加算器への被加数人力の速度が向上し、全体の
サイズの小型化によって基本セル間配線長も短かくなる
ので、動作の高速化が０Ｊ能になる。
なお、本発明は上記実施例に限られるものではなく、基
本セルそれぞれをたとえば第５図に示す基本セル２０
／のように変形してもよい。即ち、この基本セル２０
／は第４図を参照して前述した基本セル２０に比べて、
入力端子Ｅｌ。
本セルそれぞれをたとえば第５図に示す基本セル２０
／のように変形してもよい。即ち、この基本セル２０
／は第４図を参照して前述した基本セル２０に比べて、
入力端子Ｅｌ。
５２とデータ線２３．２４との対応関係を逆にし、入力
端子５３．５４とデータ線２５．２６との対応関係を逆
にし、ＴＧ４ｉ〜４４の共通接続点Ｎと全加算器１０の
被加数入力端Ｘｊｎとの間にＣＭＯＳインバータ５５ｔ
：挿入し、ＴＧ４５のドレインｔ−ｉレベル（電源電位
）に固定し、そのソース全前記共通接続点ＮＩＣ接続し
ている点が異なり、その他は第４図中と同じである。
端子５３．５４とデータ線２５．２６との対応関係を逆
にし、ＴＧ４ｉ〜４４の共通接続点Ｎと全加算器１０の
被加数入力端Ｘｊｎとの間にＣＭＯＳインバータ５５ｔ
：挿入し、ＴＧ４５のドレインｔ−ｉレベル（電源電位
）に固定し、そのソース全前記共通接続点ＮＩＣ接続し
ている点が異なり、その他は第４図中と同じである。
上記基本セル２０′における動作は、第４図の基本セル
２０における動作と比べて、共通接続点Ｎではレベル関
係が逆転しているけれどもこｈｌインバータ５５で反転
しているので、全加算器の被加数入力端でみればレベル
関係が同じになっているので本質的には同じである。但
し、ＮチャネルのＴＧは、゛ｌルベルの信号伝送時に伝
送レベルがＮチャネルＭＯ８ト９ンジスタの閾値分だけ
低下するものであり、インバータ５５を挿入することに
よって上記レベル低下の回復を図ると共に全加算器１０
の被加数入力に対して駆動能力を持たせることが可能に
なっている。
２０における動作と比べて、共通接続点Ｎではレベル関
係が逆転しているけれどもこｈｌインバータ５５で反転
しているので、全加算器の被加数入力端でみればレベル
関係が同じになっているので本質的には同じである。但
し、ＮチャネルのＴＧは、゛ｌルベルの信号伝送時に伝
送レベルがＮチャネルＭＯ８ト９ンジスタの閾値分だけ
低下するものであり、インバータ５５を挿入することに
よって上記レベル低下の回復を図ると共に全加算器１０
の被加数入力に対して駆動能力を持たせることが可能に
なっている。
このようにＣＭＯＳインバータ５５ｔ−追加しても、被
加数入力の制御論理回路部を７個のＭＯｓトランジスタ
で構成でき、従来例に比べて使用トランジスタを著しく
低減できる。
加数入力の制御論理回路部を７個のＭＯｓトランジスタ
で構成でき、従来例に比べて使用トランジスタを著しく
低減できる。
上述したように本発明の並列乗算器によれば、基本セル
内の被加数人力の制御論理回路部で使用するＭＯＳ）ラ
ンジスタ紅を減少でき、基本セルでの全加算器の被加数
人力の速度を向上し得ると共にサイズの不況化、消費電
力の低減化が可能になるので、全体としてサイズの小型
化、消費ｉｉ力の低減化および動作の高速化を実現でき
る。
内の被加数人力の制御論理回路部で使用するＭＯＳ）ラ
ンジスタ紅を減少でき、基本セルでの全加算器の被加数
人力の速度を向上し得ると共にサイズの不況化、消費電
力の低減化が可能になるので、全体としてサイズの小型
化、消費ｉｉ力の低減化および動作の高速化を実現でき
る。
第１図は従来の変形二次のＢｏｏｔｈのアルゴリズムに
基づく並列兼算器で使用される基本セルを示す回路図、
第２図は第１図における被加数入力制御論理回路部を取
り出して一例を示す回路図、第３図は本兄明の兼列来算
器の一実施例を示す構成説明図、第４図は第３図におけ
る基本セルの１個を取り出して示す回路図、第５図は第
４図の基本セルの変形例を示す回路図である。 １０・・・全加算器、１１，１２．４６〜５４・・・入
力端子、１３．１４・・・出力端子、２ｏ、２ｏ’・・
・基本セル、２１〜２６・・・データ線、２７・・・デ
コータ、２Ｂ（２Ｂ、〜２８．ン・・・選択制御も号紡
、４１〜４５・・・トランスミッションゲート、５５・
・・ＣＭＯＳインバータ。 出願人代理人 弁理士 鈴 江 武 彦；°）１ 図 竺２［７ １３０ −゛・’＞ ４ 図 ブ”ｒＳ５ （−１
基づく並列兼算器で使用される基本セルを示す回路図、
第２図は第１図における被加数入力制御論理回路部を取
り出して一例を示す回路図、第３図は本兄明の兼列来算
器の一実施例を示す構成説明図、第４図は第３図におけ
る基本セルの１個を取り出して示す回路図、第５図は第
４図の基本セルの変形例を示す回路図である。 １０・・・全加算器、１１，１２．４６〜５４・・・入
力端子、１３．１４・・・出力端子、２ｏ、２ｏ’・・
・基本セル、２１〜２６・・・データ線、２７・・・デ
コータ、２Ｂ（２Ｂ、〜２８．ン・・・選択制御も号紡
、４１〜４５・・・トランスミッションゲート、５５・
・・ＣＭＯＳインバータ。 出願人代理人 弁理士 鈴 江 武 彦；°）１ 図 竺２［７ １３０ −゛・’＞ ４ 図 ブ”ｒＳ５ （−１
Claims (1)
- 【特許請求の範囲】 被乗数データおよび乗数データに基いて二次元的に配列
される複数個の基本セルと、この各基本セルにそれぞれ
対応する被乗数データのデジットデータＸｉ、その反転
データＸｉおよびこれらより１ビツト下位のデジットデ
ータＸ１−ｔ、その反転データＸ１−１ｆそれぞれ供給
するデータ線と、乗数データを所定の論理式に基いてデ
コードし、各基本セルに５本の選択制御Ｉ４１線を介し
て択一的に選択制御信号を供給する乗数デコーダとを具
備し、前記基本セルは５人力１出力セレクタによって前
記５本の選択制御線からの選択制御信号入力に応じてｎ
ｉＩ記各データ線からの４個のデータ入力および゛ｌル
ベルあるいは゛０ルべ／Ｌ／に固定された１個の入力の
うち１個の出力を選択して全加算器の被加数人力とし、
この全加算器の加数人力およびキャリ入力を前段の基本
セル列における各々対応する全加算器の和出力およびキ
ャリ出力とすること全特徴とする並列乗算器。 （２）前記乗数デコーターは、乗数データｙの連続する
３個のデジットデータ）’２ ｉ＋ｚ 、Ｙ２ｉ＋ｓ
、ｙ２ ｉを次の各論理式 ％式％） ）） （但し、■は排他的論理和信号、・は論理積記号、＋は
論理和記号）に基いてデコードすることを特徴とする特
許 の並列乗算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092449A JPS60237534A (ja) | 1984-05-09 | 1984-05-09 | 並列乗算器 |
| US06/729,661 US4748584A (en) | 1984-05-09 | 1985-05-02 | Parallel multiplier utilizing Booth's algorithm |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092449A JPS60237534A (ja) | 1984-05-09 | 1984-05-09 | 並列乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60237534A true JPS60237534A (ja) | 1985-11-26 |
| JPH0548488B2 JPH0548488B2 (ja) | 1993-07-21 |
Family
ID=14054709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59092449A Granted JPS60237534A (ja) | 1984-05-09 | 1984-05-09 | 並列乗算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4748584A (ja) |
| JP (1) | JPS60237534A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0195328A (ja) * | 1987-10-07 | 1989-04-13 | Toshiba Corp | 並列乗算器 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4887233A (en) * | 1986-03-31 | 1989-12-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Pipeline arithmetic adder and multiplier |
| JPS63241634A (ja) * | 1987-03-30 | 1988-10-06 | Toshiba Corp | 並列型加算回路 |
| US4887232A (en) * | 1987-05-15 | 1989-12-12 | Digital Equipment Corporation | Apparatus and method for performing a shift operation in a multiplier array circuit |
| KR940002479B1 (ko) * | 1990-03-20 | 1994-03-24 | 후지쓰 가부시끼가이샤 | 고속 디지탈 병렬승산기(multiplier) |
| KR920006323B1 (ko) * | 1990-05-31 | 1992-08-03 | 삼성전자 주식회사 | 스킵(Skip)배열과 수정형 월리스(Wallace)트리를 사용하는 병렬 승산기 |
| US5291431A (en) * | 1991-06-03 | 1994-03-01 | General Electric Company | Array multiplier adapted for tiled layout by silicon compiler |
| US5268858A (en) * | 1991-08-30 | 1993-12-07 | Cyrix Corporation | Method and apparatus for negating an operand |
| US5521855A (en) * | 1991-11-29 | 1996-05-28 | Sony Corporation | Multiplying circuit |
| JPH05204609A (ja) * | 1992-01-13 | 1993-08-13 | Nec Corp | 乗算回路 |
| JPH05265715A (ja) * | 1992-03-19 | 1993-10-15 | Nec Corp | 加算乗算器 |
| DE4223999C1 (en) * | 1992-07-21 | 1993-07-08 | Andreas 3502 Vellmar De Herrfeld | Digital multiplication circuit using canonically signed digit code - has multiplexer converted and added to two's-complement value to generate reduced partial products that are added |
| US5333119A (en) * | 1992-09-30 | 1994-07-26 | Regents Of The University Of Minnesota | Digital signal processor with delayed-evaluation array multipliers and low-power memory addressing |
| EP0752130B1 (de) * | 1994-03-21 | 1998-05-27 | Siemens Aktiengesellschaft | Multiplizierer mit geringer laufzeit |
| JP3185622B2 (ja) * | 1995-08-24 | 2001-07-11 | 松下電器産業株式会社 | 全減算器 |
| US6684236B1 (en) * | 2000-02-15 | 2004-01-27 | Conexant Systems, Inc. | System of and method for efficiently performing computations through extended booth encoding of the operands thereto |
| US8615540B2 (en) | 2009-07-24 | 2013-12-24 | Honeywell International Inc. | Arithmetic logic unit for use within a flight control system |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4153938A (en) * | 1977-08-18 | 1979-05-08 | Monolithic Memories Inc. | High speed combinatorial digital multiplier |
| US4168530A (en) * | 1978-02-13 | 1979-09-18 | Burroughs Corporation | Multiplication circuit using column compression |
| US4575812A (en) * | 1984-05-31 | 1986-03-11 | Motorola, Inc. | X×Y Bit array multiplier/accumulator circuit |
-
1984
- 1984-05-09 JP JP59092449A patent/JPS60237534A/ja active Granted
-
1985
- 1985-05-02 US US06/729,661 patent/US4748584A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0195328A (ja) * | 1987-10-07 | 1989-04-13 | Toshiba Corp | 並列乗算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0548488B2 (ja) | 1993-07-21 |
| US4748584A (en) | 1988-05-31 |
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