JPS5981736A - デイジタル加算器の桁上げ信号発生回路 - Google Patents
デイジタル加算器の桁上げ信号発生回路Info
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- JPS5981736A JPS5981736A JP58179436A JP17943683A JPS5981736A JP S5981736 A JPS5981736 A JP S5981736A JP 58179436 A JP58179436 A JP 58179436A JP 17943683 A JP17943683 A JP 17943683A JP S5981736 A JPS5981736 A JP S5981736A
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- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ディジタル加算器に関し、特に°マンチェス
ター桁上げ連鎖” （Ｍａｎｃｈｅｓ’ｔｅｒ Ｃａｒ
ｒｙＣｈａｉｎ ）回路の改良に関する。
ター桁上げ連鎖” （Ｍａｎｃｈｅｓ’ｔｅｒ Ｃａｒ
ｒｙＣｈａｉｎ ）回路の改良に関する。
任意の数ＡおよびＢの加算において、Ｋ番目の桁の和Ｓ
ｋは、Ｋ番目の数字ＡｋおよびＢｋと（Ｋ−１）番目の
桁からの“′桁上げ″とに依存する。Ｎ桁の２つの数を
加算する場合、桁上げ″′表示が最下位ビット位置から
最上位ビット位置に伝播するだめの時間が必要である。
ｋは、Ｋ番目の数字ＡｋおよびＢｋと（Ｋ−１）番目の
桁からの“′桁上げ″とに依存する。Ｎ桁の２つの数を
加算する場合、桁上げ″′表示が最下位ビット位置から
最上位ビット位置に伝播するだめの時間が必要である。
ディジタル加算を電子的に実行する場合に使用される数
は２つの値すなわち°゛１″か０″のいずれかであシ、
桁上げ”表示の伝η時間は°マンチェスター桁上げ連鎖
″回路として知られている桁上げ回路を用いることによ
って短縮するこ七ができる。この回路はグロシーディン
グ・アイイイ（Ｐｒｏｃ、ＩＦＥ）第１０６巻ノや一ト
Ｂ（７）第４６４頁〜第４６６頁に掲載された、ティー
・キルバー ７ （Ｔ、Ｋｉ １ｂｕｒｎ ）他による
論文“ディジタル計算機における並列加算：新高速桁上
げ回路″（Ｐａｒａｌｌｅｌ Ａｄｄｉｔｉｏｎ Ｉｎ
Ｄｉｇｉｔａｌ Ｃｏｍｐｕｔｅｒｓ：Ａ Ｎｅｗ
Ｆａｓｔ Ｃａｒｒｙ Ｃ１ｒｃｕｉｔ）と題する論文
中に開示されている。桁上げ″の伝播時間が短くなると
、８桁の２つの数を加算するために要する全体の時間が
短縮される。
は２つの値すなわち°゛１″か０″のいずれかであシ、
桁上げ”表示の伝η時間は°マンチェスター桁上げ連鎖
″回路として知られている桁上げ回路を用いることによ
って短縮するこ七ができる。この回路はグロシーディン
グ・アイイイ（Ｐｒｏｃ、ＩＦＥ）第１０６巻ノや一ト
Ｂ（７）第４６４頁〜第４６６頁に掲載された、ティー
・キルバー ７ （Ｔ、Ｋｉ １ｂｕｒｎ ）他による
論文“ディジタル計算機における並列加算：新高速桁上
げ回路″（Ｐａｒａｌｌｅｌ Ａｄｄｉｔｉｏｎ Ｉｎ
Ｄｉｇｉｔａｌ Ｃｏｍｐｕｔｅｒｓ：Ａ Ｎｅｗ
Ｆａｓｔ Ｃａｒｒｙ Ｃ１ｒｃｕｉｔ）と題する論文
中に開示されている。桁上げ″の伝播時間が短くなると
、８桁の２つの数を加算するために要する全体の時間が
短縮される。
基本的な°マンチェスター桁上げ連鎖″回路は、Ｎビッ
トの加算器の場合、縦続接続された（Ｎ−１）個のスイ
ッチ群と、該スイッチ群を制御するために加数の８桁に
応答する論理回路とから成る。各スイッチ群には１桁下
位のビット（桁）位置の“桁上げ″出力と１桁上位のビ
ット位置の桁上げ″入力との間に接続された直列スイッ
チが含まＩ れている。加算の場合、第２のスイッチ
が当該ビット位置の“桁上げ″出力と論理゛１″の供給
電位との間に接続され、第３のスイッチが当該ビット位
置のパ桁上げ″出力と論理“０″の供給電位との間に接
続される。特定のビット位置についてみると、入力直が
１１もしくはｏｏであると、第２あるいは第３のスイッ
チはそれぞれ閉じられる。一方、ビットの値か０１また
は１ｏであれば、直列スイッチが閉じられ１桁下位のビ
ット位置からの桁上げ′″信号伝播される。
トの加算器の場合、縦続接続された（Ｎ−１）個のスイ
ッチ群と、該スイッチ群を制御するために加数の８桁に
応答する論理回路とから成る。各スイッチ群には１桁下
位のビット（桁）位置の“桁上げ″出力と１桁上位のビ
ット位置の桁上げ″入力との間に接続された直列スイッ
チが含まＩ れている。加算の場合、第２のスイッチ
が当該ビット位置の“桁上げ″出力と論理゛１″の供給
電位との間に接続され、第３のスイッチが当該ビット位
置のパ桁上げ″出力と論理“０″の供給電位との間に接
続される。特定のビット位置についてみると、入力直が
１１もしくはｏｏであると、第２あるいは第３のスイッ
チはそれぞれ閉じられる。一方、ビットの値か０１また
は１ｏであれば、直列スイッチが閉じられ１桁下位のビ
ット位置からの桁上げ′″信号伝播される。
Ｋ番目の桁ＡｋおよびＢ、が共に０″または共に“１″
ならば、Ｋ番目の桁上げ出方は（Ｋ−１）番目＼ の桁上げ出力に関係なく、それぞれ“ＯＩ＋および１″
であることが分る。一方、ＡｋおよびＢ、の値が１０ま
たはｏｌならば、Ｋ番目の桁上げ出力は、マンチェスク
ー回路の構成では直列スイッチによって伝達される（Ｋ
−１）番目の桁上げ出力に等しい。桁上げ切換え制御論
理回路が加算論理回路よシも速く加数に応答するから、
次のビット位置の値を加算するのに先立って各下位ビッ
ト位置の和および桁上げを完了しなければならない場合
に比べてずっと少ない時間で、よシ上位の加算桁位置で
桁上げ表示を利用することができる。
ならば、Ｋ番目の桁上げ出方は（Ｋ−１）番目＼ の桁上げ出力に関係なく、それぞれ“ＯＩ＋および１″
であることが分る。一方、ＡｋおよびＢ、の値が１０ま
たはｏｌならば、Ｋ番目の桁上げ出力は、マンチェスク
ー回路の構成では直列スイッチによって伝達される（Ｋ
−１）番目の桁上げ出力に等しい。桁上げ切換え制御論
理回路が加算論理回路よシも速く加数に応答するから、
次のビット位置の値を加算するのに先立って各下位ビッ
ト位置の和および桁上げを完了しなければならない場合
に比べてずっと少ない時間で、よシ上位の加算桁位置で
桁上げ表示を利用することができる。
加算回路は、典型的には集積回路形式で構成され、この
場合、マンチェスター桁上げ連鎖回路のスイッチ群はト
ランジスタの主伝導経路で実現される。スイッチの制御
回路は、例えばＡｋおよびＢ。
場合、マンチェスター桁上げ連鎖回路のスイッチ群はト
ランジスタの主伝導経路で実現される。スイッチの制御
回路は、例えばＡｋおよびＢ。
の値にそれぞれ応答して、第２および第３のスイッチを
制御するアンド（ＡＮＤ ）ダートおよびノア（ＮＯＲ
）ダートのような組合わせ論理ダートで構成される。直
列スイッチは、名目上、ＡｋおよびＢｋＯ値に応答する
半加算器の出力によって制御される。
制御するアンド（ＡＮＤ ）ダートおよびノア（ＮＯＲ
）ダートのような組合わせ論理ダートで構成される。直
列スイッチは、名目上、ＡｋおよびＢｋＯ値に応答する
半加算器の出力によって制御される。
〔発明の概要〕 ″
本発明は、マンチェスター桁上げ連鎖回路中の第２およ
び第３のスイッチ構成、それ数制御論理回路を簡単化す
るものである。簡単化された回路の０ＭＯ８構成は、相
対的に正の供給電位およびビット桁上げパス間に直列に
接続されたドレインーソース伝導経路を有する第１およ
び第２のＰ形電界効果トランジスタを含んでいる。第３
および第４のＮ形電界効果トランジスタは、ビット桁上
げバスおよび相対的に負の供給電位間Ｋｉ列に接続され
たドレイン−ソース伝導経路を有する。第１および第３
の寞界効果トランジスタの制御電極には加数ハが供給さ
れ、第２および第４の電界効果トランジスタの制御電極
には被加数Ｂｋが供給される。
び第３のスイッチ構成、それ数制御論理回路を簡単化す
るものである。簡単化された回路の０ＭＯ８構成は、相
対的に正の供給電位およびビット桁上げパス間に直列に
接続されたドレインーソース伝導経路を有する第１およ
び第２のＰ形電界効果トランジスタを含んでいる。第３
および第４のＮ形電界効果トランジスタは、ビット桁上
げバスおよび相対的に負の供給電位間Ｋｉ列に接続され
たドレイン−ソース伝導経路を有する。第１および第３
の寞界効果トランジスタの制御電極には加数ハが供給さ
れ、第２および第４の電界効果トランジスタの制御電極
には被加数Ｂｋが供給される。
この構成によって、ナンド（ＮＡＮＤ ）ダートおよび
ノアケ９−トの代りに１個のＰ形トランノスタおよび１
個のＮ形トランジスタが用いられ、従って部品数が節約
され、消費電力および信号の伝播時間が減少される。
ノアケ９−トの代りに１個のＰ形トランノスタおよび１
個のＮ形トランジスタが用いられ、従って部品数が節約
され、消費電力および信号の伝播時間が減少される。
第１図を参照すると、排他的論理和（ＸＯＲ’）ゲート
１２は、２進の加数Ａのに番目の桁および２進の被加数
Ｂのに番目の桁が供給される第１および第２の入力端子
を有する。ＸＯＲケ’−ト１２の出力端子９はＡｋおよ
びＢｋの和Ｏｋであって、プール方程式０．＝Ａｋ■Ｂ
、で表わされる。ここで、記号■は通常の排他的論理和
演算を表わす。一般に、Ｘ０ＲＩ’−ト１２は半加算器
として知られる。第２のＸ０Ｒｒ−４１０は、それぞれ
出力端子９および加数Ａと被加数Ｂより１桁下の桁の演
算を行なう加算器からの°°桁上げ″ビットｃ、、が供
給される第１および第２の入力端子を有する。ＸＯＲｒ
−ト１０の出力Ｓｋは次のプール方程式で与えられ乙
。
１２は、２進の加数Ａのに番目の桁および２進の被加数
Ｂのに番目の桁が供給される第１および第２の入力端子
を有する。ＸＯＲケ’−ト１２の出力端子９はＡｋおよ
びＢｋの和Ｏｋであって、プール方程式０．＝Ａｋ■Ｂ
、で表わされる。ここで、記号■は通常の排他的論理和
演算を表わす。一般に、Ｘ０ＲＩ’−ト１２は半加算器
として知られる。第２のＸ０Ｒｒ−４１０は、それぞれ
出力端子９および加数Ａと被加数Ｂより１桁下の桁の演
算を行なう加算器からの°°桁上げ″ビットｃ、、が供
給される第１および第２の入力端子を有する。ＸＯＲｒ
−ト１０の出力Ｓｋは次のプール方程式で与えられ乙
。
”’に＝Ｃｋ−１■０ｋ＝Ｃｋ−１■（Ａｋ（９Ｂｋ）
’ （１）ＸＯＲダート１０は第２の半加算器と
して動作し、ＸＯＲダート１０およびＸＯＲ，ゲート１
２の縦続接続によって桁Ａｋ、Ｂ、；および桁上げビッ
トＣｋ−４についての全加算器が構成される。（１）式
で表わされる信号Ｓｋは２進加算の定義と一致する。
’ （１）ＸＯＲダート１０は第２の半加算器と
して動作し、ＸＯＲダート１０およびＸＯＲ，ゲート１
２の縦続接続によって桁Ａｋ、Ｂ、；および桁上げビッ
トＣｋ−４についての全加算器が構成される。（１）式
で表わされる信号Ｓｋは２進加算の定義と一致する。
完全な全加算器は桁上げ出力信号Ｃ１を発生しなければ
ならず、この機能は第１図の回路の残シの部分によって
行なわれる。ＡｋおよびＢｌｃの両方が論理”１″なら
ば、桁上げ信号Ｃｋ〜、の値に関係なく、桁上げＣｋは
論理”１′″でなければならない。逆に、ＡｋおよびＢ
ｋの両方が論理＠０″ならば、Ｃ５は論理“０″でなけ
ればならない。一方、ＡｋおよびＢｋの状態が０１もし
くは１０ならば、桁上げビットＣｋはＣ，、の論理値に
依存する。すなわち、ｃｋ−、がＩＩ Ｉ １１もしく
は°０″ならば、ＣｋＯ値は、それぞれ“１″′もしく
は“０″となる。従って、ＡｋおよびＢｋの状態が０１
もしくは１０ならば、桁上げＣｋは桁上げｃ、 １と同
じになる。
ならず、この機能は第１図の回路の残シの部分によって
行なわれる。ＡｋおよびＢｌｃの両方が論理”１″なら
ば、桁上げ信号Ｃｋ〜、の値に関係なく、桁上げＣｋは
論理”１′″でなければならない。逆に、ＡｋおよびＢ
ｋの両方が論理＠０″ならば、Ｃ５は論理“０″でなけ
ればならない。一方、ＡｋおよびＢｋの状態が０１もし
くは１０ならば、桁上げビットＣｋはＣ，、の論理値に
依存する。すなわち、ｃｋ−、がＩＩ Ｉ １１もしく
は°０″ならば、ＣｋＯ値は、それぞれ“１″′もしく
は“０″となる。従って、ＡｋおよびＢｋの状態が０１
もしくは１０ならば、桁上げＣｋは桁上げｃ、 １と同
じになる。
３つのスイッチＮ１．Ｎ２およびＰｌによシＣｋ−１の
論理信号、すなわち論理“０″信号および論理“１″信
号に接続される桁上げＣｋの出力端子１１を考察してみ
る。３つのスイッチの中のどれか１つをそれ以外のもの
とは排他的に閉じると、Ｃｋ−１＋論理゛１″′もしく
は”０″の桁上げの値をＣｋの桁上げ端子１１に発生す
ることができる。
論理信号、すなわち論理“０″信号および論理“１″信
号に接続される桁上げＣｋの出力端子１１を考察してみ
る。３つのスイッチの中のどれか１つをそれ以外のもの
とは排他的に閉じると、Ｃｋ−１＋論理゛１″′もしく
は”０″の桁上げの値をＣｋの桁上げ端子１１に発生す
ることができる。
スイッチＮ１およびＮ２は、論理”１″が各々の制御電
極に供給されると閉じる。スイッチＰ１は、論理“０″
がその制御電極に供給されると閉じる。
極に供給されると閉じる。スイッチＰ１は、論理“０″
がその制御電極に供給されると閉じる。
スイッチＮ１の制御電極は、ＸＯＲダート１２の出力状
態に応答する。スイッチＰ１の制御電極は、桁Ａ、およ
びＢｋが供給される第１および第２の入力端子を有する
論理ＮＡＮＤケ゛−ト１４によシ制御される。スイッチ
Ｎ２の制御電極は、桁ＡｋおよびＢｋが供給される第１
および第２の入力端子を有する論理ＮＯＲゲート１６に
よって制御される。次の表１を参照すると、スイッチＮ
ｌ、Ｎ２およびＰｌの各々は、それ以外のスイッチとは
互いに排他的に閉じ、まだＣｋ−１、論理”１″もしく
は論理゛０″は、加数および被加数のビットＡｋおよび
Ｂｋの値に従って、Ｃｋ−４、論理＠ Ｉ ＩＩもしく
は論理”０”が端子１１に供給されることが分る。
態に応答する。スイッチＰ１の制御電極は、桁Ａ、およ
びＢｋが供給される第１および第２の入力端子を有する
論理ＮＡＮＤケ゛−ト１４によシ制御される。スイッチ
Ｎ２の制御電極は、桁ＡｋおよびＢｋが供給される第１
および第２の入力端子を有する論理ＮＯＲゲート１６に
よって制御される。次の表１を参照すると、スイッチＮ
ｌ、Ｎ２およびＰｌの各々は、それ以外のスイッチとは
互いに排他的に閉じ、まだＣｋ−１、論理”１″もしく
は論理゛０″は、加数および被加数のビットＡｋおよび
Ｂｋの値に従って、Ｃｋ−４、論理＠ Ｉ ＩＩもしく
は論理”０”が端子１１に供給されることが分る。
Ｑ （） （） ＣＩ Ｆ−１（）
−−Ｆ−１Ｘ へ エ ０ ０ ｗ ’ｘ ＯＯｘ
−” ０ ０ ０ ０ − ＋−１−
−く 〔発明の実施例〕 第２図の回路は、回路の簡単さおよび速度の点で第１図
の回路より改良されている。第１図の回路と同じ数字が
付されている第２図の回路要素は同様な要素であシ、同
様な動作を行なう。Ａｋ およびＢｋＯ値について、
第１図の回路によって発生される桁上げ信号Ｃｋに対し
て補数関係にちる桁上げ信号で□か第２図の回路によっ
て発生される。このだめ、第２の半加算器１８は排他的
ＮＯＲ（ＸＮＯＲ）ダートでなければならない。ディジ
タル回路の設計分野の技術者には、ＸＮＯＲダート１８
の出力５ｋ１８が次の（２）式で表わされ、また（１）
式で表わされる和信号に等しいことが容易に分るだろう
。
−−Ｆ−１Ｘ へ エ ０ ０ ｗ ’ｘ ＯＯｘ
−” ０ ０ ０ ０ − ＋−１−
−く 〔発明の実施例〕 第２図の回路は、回路の簡単さおよび速度の点で第１図
の回路より改良されている。第１図の回路と同じ数字が
付されている第２図の回路要素は同様な要素であシ、同
様な動作を行なう。Ａｋ およびＢｋＯ値について、
第１図の回路によって発生される桁上げ信号Ｃｋに対し
て補数関係にちる桁上げ信号で□か第２図の回路によっ
て発生される。このだめ、第２の半加算器１８は排他的
ＮＯＲ（ＸＮＯＲ）ダートでなければならない。ディジ
タル回路の設計分野の技術者には、ＸＮＯＲダート１８
の出力５ｋ１８が次の（２）式で表わされ、また（１）
式で表わされる和信号に等しいことが容易に分るだろう
。
５ｋ１８＝（Ａｋ■Ｂｋ）■Ｃｋ−１（２）これは、補
数の桁上げζｌ＜−１について演算を行なうＸＮＯＲケ
゛−ト１８が信号の反転動作を行なうことによる。
数の桁上げζｌ＜−１について演算を行なうＸＮＯＲケ
゛−ト１８が信号の反転動作を行なうことによる。
排他的ＮＯＲケ゛−トおよび排他的ＯＲダートは同数の
トランジスタで構成することができるから、排他的ＮＯ
Ｒケ゛−トを使用しても回路の複雑さは増大しない（例
えば、１９８０年９月に発行されたアールシーニー・ソ
リッド・ステートＣＯ８／ＭＯ８集積回路５ＳＤ２５０
Ｂデータ・ブ、り中のアールシーニー・コーポレーショ
ンＣＤ４０７０ＸＯＲ集積回路およびＣＤ４０７７ Ｘ
ＮＯＲ集積回路に関するデータンート参照）。
トランジスタで構成することができるから、排他的ＮＯ
Ｒケ゛−トを使用しても回路の複雑さは増大しない（例
えば、１９８０年９月に発行されたアールシーニー・ソ
リッド・ステートＣＯ８／ＭＯ８集積回路５ＳＤ２５０
Ｂデータ・ブ、り中のアールシーニー・コーポレーショ
ンＣＤ４０７０ＸＯＲ集積回路およびＣＤ４０７７ Ｘ
ＮＯＲ集積回路に関するデータンート参照）。
Ｎ形のトランジスタＮ１は第１図の場合のようにＸＯＲ
１２のスイッチの出力に応答する直列スイッチとして動
作し、入力術Ａ およびＢｋが０１もしくけ１０のいず
れかである場合に桁上げ信号Ｃ，１を通過させる。直列
接続されたＰ形トランジスタｐＨおよびＰＩＯは、指入
力値ＢｋおよびＡ。
１２のスイッチの出力に応答する直列スイッチとして動
作し、入力術Ａ およびＢｋが０１もしくけ１０のいず
れかである場合に桁上げ信号Ｃ，１を通過させる。直列
接続されたＰ形トランジスタｐＨおよびＰＩＯは、指入
力値ＢｋおよびＡ。
にそれぞれ応答し、正の電源端子■。および桁上げ出力
端子１１０間に接続され、ＢｋおよびＡｋの両方が論理
パＯ″′という条件の下で端子１１０に論理゛１″′を
発生させる第２のスイッチとして動作する。
端子１１０間に接続され、ＢｋおよびＡｋの両方が論理
パＯ″′という条件の下で端子１１０に論理゛１″′を
発生させる第２のスイッチとして動作する。
第１図の回路と第２図の回路の間で桁上げ出力信号が反
転しているのは、信号人力ＡｋおよびＢｋとスイッチの
制御電極との間に反転制御のＮＡＮＤケ゛−ト１４が挿
入されていることによる。
転しているのは、信号人力ＡｋおよびＢｋとスイッチの
制御電極との間に反転制御のＮＡＮＤケ゛−ト１４が挿
入されていることによる。
直列接続されたＮ形トランジスタＮｉｌおよびＮ１２は
、招入力信号Ｂ およびＡｋにそれぞれ応に 答し、相対的に負の供給電位ＶＳおよび桁上げ出力端子
１１０間に接続され、入力術ＡｋおよびＢｋの両方が論
理“１″であるという条件下でのみ端子１１０に論理Ｉ
Ｉ ＯＩ＋を発生させる第３のスイッチとして動作する
。第１図における第３のスイッチＮ２は、指入力端子お
よびスイッチの制御電極の間に挿入されたＮＯＲダート
１６の反転応答によシ、Ａ およびＢｋの両方が論理゛
０″であるという条件に の下で桁上げ出力端子１１に論理゛０″を発生したこと
に注目すべきである。第２図の回路においては、反転の
デコーディング・ゲート１４および１６が存在しないの
で、同様の指入力値ＡｋおよびＢｋについて第１図の回
路によって発生される桁上げ″信号に対して補数の関係
にある桁上げ″信号が第２図の回路によって発生される
。
、招入力信号Ｂ およびＡｋにそれぞれ応に 答し、相対的に負の供給電位ＶＳおよび桁上げ出力端子
１１０間に接続され、入力術ＡｋおよびＢｋの両方が論
理“１″であるという条件下でのみ端子１１０に論理Ｉ
Ｉ ＯＩ＋を発生させる第３のスイッチとして動作する
。第１図における第３のスイッチＮ２は、指入力端子お
よびスイッチの制御電極の間に挿入されたＮＯＲダート
１６の反転応答によシ、Ａ およびＢｋの両方が論理゛
０″であるという条件に の下で桁上げ出力端子１１に論理゛０″を発生したこと
に注目すべきである。第２図の回路においては、反転の
デコーディング・ゲート１４および１６が存在しないの
で、同様の指入力値ＡｋおよびＢｋについて第１図の回
路によって発生される桁上げ″信号に対して補数の関係
にある桁上げ″信号が第２図の回路によって発生される
。
Ｂｋが入力される端子に接続される制御電極を有するＮ
形トランジスタＮｉｌおよびＰ形トランジスタｐＨは互
いに排他的に導通ずる相補形のデバイスである。すなわ
ち、ＢｋＯ値が論理”ビならば、トランジスタＮｉｌが
導通し、トランジスタｐＨは遮断され、またＢｋＯ値が
論理ｕ ＯＩ＋ならば、トランジスタｐＨが導通し、ト
ランジスタＮｉｌは遮断される。同様に、入力Ａｋの値
にそれぞれ応答する相補形トランジスタＰＬＯおよびＮ
１２は互いに排他的に導通する。したがって、第１のス
イッチ（Ｎ１）、第２のスイッチ（ＰＬＯ、ｐＨ）およ
び第３のスイッチ（Ｎｉｌ、Ｎ１．２）の各々は、残り
の２つのスイッチに対して排他的に導通する。表２は第
２図の回路の入力および出力の状表２ （Ｃｋ、 ＸＮ
０Ｒ１８対Ａｋ、 Ｂｋ、百に−１）００−０
１ ０． ０ １００１００１
１ ０１０１１１１ ０１１０１００ １００１１ １．１ １０’１Ｏ１００ １１０１００’０ １１１’０Ｏ１０ 表１と表２を比較すると、和Ｓｋ、すなわち表１のＸＯ
Ｒ１０および表２のＸＮＯＲ１８は同様のＡｋ、ＢｋＯ
値については等しく、まだＣｋ、なる真値についても第
１図および第２図の回路は同様の機能を実行することが
分る。
形トランジスタＮｉｌおよびＰ形トランジスタｐＨは互
いに排他的に導通ずる相補形のデバイスである。すなわ
ち、ＢｋＯ値が論理”ビならば、トランジスタＮｉｌが
導通し、トランジスタｐＨは遮断され、またＢｋＯ値が
論理ｕ ＯＩ＋ならば、トランジスタｐＨが導通し、ト
ランジスタＮｉｌは遮断される。同様に、入力Ａｋの値
にそれぞれ応答する相補形トランジスタＰＬＯおよびＮ
１２は互いに排他的に導通する。したがって、第１のス
イッチ（Ｎ１）、第２のスイッチ（ＰＬＯ、ｐＨ）およ
び第３のスイッチ（Ｎｉｌ、Ｎ１．２）の各々は、残り
の２つのスイッチに対して排他的に導通する。表２は第
２図の回路の入力および出力の状表２ （Ｃｋ、 ＸＮ
０Ｒ１８対Ａｋ、 Ｂｋ、百に−１）００−０
１ ０． ０ １００１００１
１ ０１０１１１１ ０１１０１００ １００１１ １．１ １０’１Ｏ１００ １１０１００’０ １１１’０Ｏ１０ 表１と表２を比較すると、和Ｓｋ、すなわち表１のＸＯ
Ｒ１０および表２のＸＮＯＲ１８は同様のＡｋ、ＢｋＯ
値については等しく、まだＣｋ、なる真値についても第
１図および第２図の回路は同様の機能を実行することが
分る。
第２図の回路によると、第１図の回路のＮＡＮＤダート
１４およびＮＯＲダート１６が必要でなくなる。ＣＭＯ
８の技術では、公称上、各ケ９−トは４つのトランジス
タで構成される。したがって、第２図の回路によると、
加算器１段車シロつのトランジスタを省くことができ、
８ビツトの加算器の場合４８個のトラン・ゾスタを省く
ことができる。さらに、指入力端子ＡｋおよびＢｋ上の
容量性負荷が見掛は上減少し、従って回路の動作速度が
速くなる。
１４およびＮＯＲダート１６が必要でなくなる。ＣＭＯ
８の技術では、公称上、各ケ９−トは４つのトランジス
タで構成される。したがって、第２図の回路によると、
加算器１段車シロつのトランジスタを省くことができ、
８ビツトの加算器の場合４８個のトラン・ゾスタを省く
ことができる。さらに、指入力端子ＡｋおよびＢｋ上の
容量性負荷が見掛は上減少し、従って回路の動作速度が
速くなる。
第３Ａ図は、第２図の相補形トランジスタ回路に類似し
ている、単一導電形のトランジスタ回路であって、第２
のスイッチ（Ｎ２２．Ｎ２５）のトランジスタは第３の
スイッチ（Ｎ２０．Ｎ２１）のトランジスタと同じ導電
形である。トランジスタ２３および２２の制御電極は、
それぞれ反転回路２８および２９を介して駆動されるか
ら、第２および第３のスイッチは互いに排他的に閉じら
れる。
ている、単一導電形のトランジスタ回路であって、第２
のスイッチ（Ｎ２２．Ｎ２５）のトランジスタは第３の
スイッチ（Ｎ２０．Ｎ２１）のトランジスタと同じ導電
形である。トランジスタ２３および２２の制御電極は、
それぞれ反転回路２８および２９を介して駆動されるか
ら、第２および第３のスイッチは互いに排他的に閉じら
れる。
第１図の回路に類似しだぐ単一導電形のトランジスタ回
路と比べて、第３Ａ図の構成によって省かれるトランジ
スタの数は、第２図のＣＭＯ８回路の場合程多くはない
。しかしながら、第３Ａ図の反転回路２８．２９および
トランジスタＮ ２２ 、Ｎ２３の代りに、第３Ｂ図の
ノアｒ −ト３０およびトランジスタＮ２５をそれぞれ
用いると、名目上、加算器１段車シ４個のトランジスタ
を省くことができる。
路と比べて、第３Ａ図の構成によって省かれるトランジ
スタの数は、第２図のＣＭＯ８回路の場合程多くはない
。しかしながら、第３Ａ図の反転回路２８．２９および
トランジスタＮ ２２ 、Ｎ２３の代りに、第３Ｂ図の
ノアｒ −ト３０およびトランジスタＮ２５をそれぞれ
用いると、名目上、加算器１段車シ４個のトランジスタ
を省くことができる。
第１図、第２図、第３Ａ図および第３Ｂ図の回路は正論
理の信号すなわち論理゛１″が相対的に正の入力電位に
よって表わされる信号を処理するように設計されている
。第１図の回路はＸＯＲ１２の代りにＸＮＯＲを用いる
ことによって負論理の信号を処理するように設計変更す
ることができる。第２図、第３Ａ図および第３Ｂ図の回
路は、ＸＮＯＲ１８およびＸＮＯＲ２６の代シにＸＯＲ
ＯＲフートいることによって負論理の信号を処理するよ
うに変更することができる。
理の信号すなわち論理゛１″が相対的に正の入力電位に
よって表わされる信号を処理するように設計されている
。第１図の回路はＸＯＲ１２の代りにＸＮＯＲを用いる
ことによって負論理の信号を処理するように設計変更す
ることができる。第２図、第３Ａ図および第３Ｂ図の回
路は、ＸＮＯＲ１８およびＸＮＯＲ２６の代シにＸＯＲ
ＯＲフートいることによって負論理の信号を処理するよ
うに変更することができる。
第１図は、”マンチェスター桁上げ連鎖″回路を使用し
た全加算器１段の概略図である。第２図は、本発明の一
実施例による、ＣＭＯ８を用いた全加算器１段の概略図
である。第３Ａ図および第３Ｂ図は、単一導電形のトラ
ンジスタ、例えばＮ形の電界効果トランジスタで構成し
た全加算器１段の概略図である。 １０・・・第２の排他的オア（ＸＯＲ）ケ”−ト、１２
・・第１のＸＯＲケゞ−ト、１４・・・ナンド（ＮＡＮ
Ｄ）ダート、１６・・・ノア（ＮＯＲ）ケ”−）、１８
・・・排他的ノア（ＸＮＯＲ） ケ８− ト、 ２４
・・ ＸＯＲケゝ−ト 、 ２６ ・・ ＸＮＯＲ
ゲート、２８．２９・反転回路、３０・・ノアケ８−ト
。 特許出願人 アーノηづミコイレーンヨン代理人
渡 辺 勝 徳
た全加算器１段の概略図である。第２図は、本発明の一
実施例による、ＣＭＯ８を用いた全加算器１段の概略図
である。第３Ａ図および第３Ｂ図は、単一導電形のトラ
ンジスタ、例えばＮ形の電界効果トランジスタで構成し
た全加算器１段の概略図である。 １０・・・第２の排他的オア（ＸＯＲ）ケ”−ト、１２
・・第１のＸＯＲケゞ−ト、１４・・・ナンド（ＮＡＮ
Ｄ）ダート、１６・・・ノア（ＮＯＲ）ケ”−）、１８
・・・排他的ノア（ＸＮＯＲ） ケ８− ト、 ２４
・・ ＸＯＲケゝ−ト 、 ２６ ・・ ＸＮＯＲ
ゲート、２８．２９・反転回路、３０・・ノアケ８−ト
。 特許出願人 アーノηづミコイレーンヨン代理人
渡 辺 勝 徳
Claims (1)
- （１）桁上げ入力端子（Ｃｋ−１）、桁上げ出力端子（
Ｃｋ）、第１（Ａｋ）および第２ （Ｂｋ）の２進数入
力端子を有する、ディジタル加算器の桁上げ信号発生回
路であって、 前記第１および第２の２進数入力端子における異なる論
理レベルの入力値に応答して、前記桁上げ入力端子を前
記桁上げ出力端子に結合するだめの第１のスイッチ手段
（Ｎ１）と、 それぞれ制御電極および主伝導経路を有する第１、第２
．第３および第４のトランジスタと、前記第１および第
２のトランジスタの主伝導経路を前記桁上げ出力端子お
よび相対的に正の供給電位源（ＶＤ）間に直列に接続す
るだめの手段と、前記第３および第４のトランジスタの
主伝導経路を前記桁上げ出力端子および相対的に負の供
給電位源（ｖ６）間に直列に接続するための手段と、前
記第１および第３のトランジスタの制御電極を前記第１
の２進数入力端子に結合するための手段と、 前記第２および第４のトランジスタの制御電極を前記第
２の２進数入力端子に結合するための手段とを含んでい
る、ディ・ゾタル加算器の桁上げ信号発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US429328 | 1982-09-30 | ||
| US06/429,328 US4523292A (en) | 1982-09-30 | 1982-09-30 | Complementary FET ripple carry binary adder circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5981736A true JPS5981736A (ja) | 1984-05-11 |
Family
ID=23702778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179436A Pending JPS5981736A (ja) | 1982-09-30 | 1983-09-29 | デイジタル加算器の桁上げ信号発生回路 |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US4523292A (ja) |
| JP (1) | JPS5981736A (ja) |
| KR (1) | KR840006088A (ja) |
| AT (1) | AT386292B (ja) |
| AU (1) | AU568814B2 (ja) |
| CA (1) | CA1191961A (ja) |
| DE (1) | DE3335559A1 (ja) |
| ES (1) | ES8405969A1 (ja) |
| FR (1) | FR2534045B1 (ja) |
| GB (1) | GB2128781B (ja) |
| IT (1) | IT1171086B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6170636A (ja) * | 1984-09-10 | 1986-04-11 | レイセオン カンパニ− | 全加算器回路 |
| JPS61110236A (ja) * | 1984-11-01 | 1986-05-28 | レイセオン カンパニー | マルチビツト・デイジタル加算器 |
| JPS61143842A (ja) * | 1984-12-14 | 1986-07-01 | アールシーエー トムソン ライセンシング コーポレイシヨン | ２進減算段 |
| JPS62125434A (ja) * | 1985-11-26 | 1987-06-06 | Toshiba Corp | 同期式演算回路 |
| JPS63140334A (ja) * | 1986-12-02 | 1988-06-11 | Mitsubishi Electric Corp | 桁上げ信号伝播回路 |
| JPS63145526A (ja) * | 1986-12-09 | 1988-06-17 | Mitsubishi Electric Corp | 桁上げ信号伝播回路 |
| JPH01284923A (ja) * | 1988-05-12 | 1989-11-16 | Mitsubishi Electric Corp | 全加算回路 |
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| JPS60134932A (ja) * | 1983-12-24 | 1985-07-18 | Toshiba Corp | プリチヤ−ジ型の桁上げ連鎖加算回路 |
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| US4707800A (en) * | 1985-03-04 | 1987-11-17 | Raytheon Company | Adder/substractor for variable length numbers |
| US4709346A (en) * | 1985-04-01 | 1987-11-24 | Raytheon Company | CMOS subtractor |
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| DE3630605A1 (de) * | 1986-09-09 | 1988-03-17 | Lueder Ernst Prof Dr Ing | Cmos-halbleiteranordnung als exor-nor-schaltung, insbesondere als baustein fuer eine cmos-volladdierstufe |
| IT1210751B (it) * | 1987-05-20 | 1989-09-20 | Cselt Centro Studi Lab Telecom | Sommatore veloce in tecnologia c mos |
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-
1982
- 1982-09-30 US US06/429,328 patent/US4523292A/en not_active Expired - Fee Related
-
1983
- 1983-09-13 CA CA000436594A patent/CA1191961A/en not_active Expired
- 1983-09-20 IT IT22927/83A patent/IT1171086B/it active
- 1983-09-23 AU AU19397/83A patent/AU568814B2/en not_active Ceased
- 1983-09-23 ES ES525879A patent/ES8405969A1/es not_active Expired
- 1983-09-28 KR KR1019830004565A patent/KR840006088A/ko not_active Application Discontinuation
- 1983-09-28 AT AT0344883A patent/AT386292B/de not_active IP Right Cessation
- 1983-09-29 GB GB08326059A patent/GB2128781B/en not_active Expired
- 1983-09-29 FR FR8315550A patent/FR2534045B1/fr not_active Expired
- 1983-09-29 JP JP58179436A patent/JPS5981736A/ja active Pending
- 1983-09-30 DE DE19833335559 patent/DE3335559A1/de not_active Withdrawn
Patent Citations (1)
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| JPS61110236A (ja) * | 1984-11-01 | 1986-05-28 | レイセオン カンパニー | マルチビツト・デイジタル加算器 |
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| JPH01284923A (ja) * | 1988-05-12 | 1989-11-16 | Mitsubishi Electric Corp | 全加算回路 |
Also Published As
| Publication number | Publication date |
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| IT1171086B (it) | 1987-06-10 |
| GB8326059D0 (en) | 1983-11-02 |
| ES525879A0 (es) | 1984-06-16 |
| FR2534045A1 (fr) | 1984-04-06 |
| DE3335559A1 (de) | 1984-04-05 |
| AU1939783A (en) | 1984-04-05 |
| GB2128781B (en) | 1986-06-25 |
| IT8322927A1 (it) | 1985-03-20 |
| AU568814B2 (en) | 1988-01-14 |
| AT386292B (de) | 1988-07-25 |
| ES8405969A1 (es) | 1984-06-16 |
| KR840006088A (ko) | 1984-11-21 |
| ATA344883A (de) | 1987-12-15 |
| CA1191961A (en) | 1985-08-13 |
| FR2534045B1 (fr) | 1987-10-23 |
| GB2128781A (en) | 1984-05-02 |
| IT8322927A0 (it) | 1983-09-20 |
| US4523292A (en) | 1985-06-11 |
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