JPS60116034A - 加算回路 - Google Patents
加算回路Info
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- JPS60116034A JPS60116034A JP58223553A JP22355383A JPS60116034A JP S60116034 A JPS60116034 A JP S60116034A JP 58223553 A JP58223553 A JP 58223553A JP 22355383 A JP22355383 A JP 22355383A JP S60116034 A JPS60116034 A JP S60116034A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/502—Half adders; Full adders consisting of two cascaded half adders
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3876—Alternation of true and inverted stages
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は加算回路に係り、特に全加算器の桁上げ動作
速度を高速化したものに関する。
速度を高速化したものに関する。
一般に、特に高速動作を必要とする検数ビットの並列加
算回路にあっては、下位桁からの桁上げ入力から上位桁
への桁上げ出力までの伝播遅延時間を極力短くすること
が要求され、”ｑ □ここで、上記のような従来の加算
回路は、例えば第１図に示すような今加Ｆ： 、ｚ）７
．を用いて４１”￥成される。尚、第１図中Ａ１は加ス
（入力、Ｂ１は被加数入力、Ｃ１−１は下位桁からの桁
上げ入力、Ｓｌは和出力、Ｃ１は上位桁への４’？ｒ上
げ出刃で、１−１１ｊ）、１２は１８； ｘ −ｏ ｎ
（’ｒＪ：他的％ｉ理、ｆｌｆｆ ）ケート「」路、
７３． ｉ ４． Ｊ ５ｉｌＪ：ＮＡＮＤ（ナンドノ
ゲート回路でおる。すなわち、この全加算器は、上記加
数及び被加数入力が成立した胸倉、１ずＥＸ−ＯＲゲー
ト回路１）及びＮＡＮＤゲート回路１３の出力が成立す
る。ここで、桁上げ入力Ｃ１−１が供給きれると、最初
ＫＥＸ−ＯＲゲート回路１２（７）出力ｓｌ及びＮＡＮ
Ｄゲート回路１４の出力が成立した径、ＮＡＮＤゲート
回路ノ回路量５ＣＩが成立することになる。したがって
、この今加彼器の動作は、下記の真理値表に示すように
なる。
算回路にあっては、下位桁からの桁上げ入力から上位桁
への桁上げ出力までの伝播遅延時間を極力短くすること
が要求され、”ｑ □ここで、上記のような従来の加算
回路は、例えば第１図に示すような今加Ｆ： 、ｚ）７
．を用いて４１”￥成される。尚、第１図中Ａ１は加ス
（入力、Ｂ１は被加数入力、Ｃ１−１は下位桁からの桁
上げ入力、Ｓｌは和出力、Ｃ１は上位桁への４’？ｒ上
げ出刃で、１−１１ｊ）、１２は１８； ｘ −ｏ ｎ
（’ｒＪ：他的％ｉ理、ｆｌｆｆ ）ケート「」路、
７３． ｉ ４． Ｊ ５ｉｌＪ：ＮＡＮＤ（ナンドノ
ゲート回路でおる。すなわち、この全加算器は、上記加
数及び被加数入力が成立した胸倉、１ずＥＸ−ＯＲゲー
ト回路１）及びＮＡＮＤゲート回路１３の出力が成立す
る。ここで、桁上げ入力Ｃ１−１が供給きれると、最初
ＫＥＸ−ＯＲゲート回路１２（７）出力ｓｌ及びＮＡＮ
Ｄゲート回路１４の出力が成立した径、ＮＡＮＤゲート
回路ノ回路量５ＣＩが成立することになる。したがって
、この今加彼器の動作は、下記の真理値表に示すように
なる。
真理値表
しかしながら、上記全加算器は、桁上げ入力の伝しツに
Ｎ Ａ Ｎ Ｄゲート回路２段分の伝播遅延時間を生じ
てしてい、また和高力ｓｌが成立する壕でに、ＥＸ−Ｏ
Ｒゲート回路１段分の時市遅れ音生じることになる〇 このようなことを改良したものが、第２図に示す今加９
管である。すなわち、この全卵９器は、ＯＲ（オア）ゲ
ート回路１ ｔ；、ＮＡＮＤゲート回路１７及びインバ
ータ１８よりなる簡」御回路、Ｎ Ａ Ｎ Ｄゲート回
路１９よりなる入力回路、インバータ２０及びクロック
ド・インパーク５ｌ−３４よりなるスイッチ回路−Ｃ構
成される〇つまシ、上記制御回路は、加数人力が被加数
入力と等しいとき論、理的ハイレベルとなるＫｌＪ岬’
＋’ｕ号φ及びその反転制御信号？を出力するものであ
る。また、上記クロックド拳インバータＳ１３４は上記
制御信郵φがト理的ハ・ｆレベルであるとき動作状態と
なシ、上記クロックド・インパークＳ２．Ｓ３は上記１
（ｊ復信号ｊが論理的ハイレベルとなるとき動作状態と
なるものである。この場合の全加算器は、構成が非常に
簡単であり、また桁上げ０１作迭朋もインバータ２゜を
含むスイッチ回路による遅れだけであシ、このスイッチ
回路として多段ゲートのＮＡＮＤゲート回路等の動作よ
シかなり速いクロックド拳インバータＳｌ〜Ｓ４を用い
たことによって、高速化に対して治利なものとなってい
る。
Ｎ Ａ Ｎ Ｄゲート回路２段分の伝播遅延時間を生じ
てしてい、また和高力ｓｌが成立する壕でに、ＥＸ−Ｏ
Ｒゲート回路１段分の時市遅れ音生じることになる〇 このようなことを改良したものが、第２図に示す今加９
管である。すなわち、この全卵９器は、ＯＲ（オア）ゲ
ート回路１ ｔ；、ＮＡＮＤゲート回路１７及びインバ
ータ１８よりなる簡」御回路、Ｎ Ａ Ｎ Ｄゲート回
路１９よりなる入力回路、インバータ２０及びクロック
ド・インパーク５ｌ−３４よりなるスイッチ回路−Ｃ構
成される〇つまシ、上記制御回路は、加数人力が被加数
入力と等しいとき論、理的ハイレベルとなるＫｌＪ岬’
＋’ｕ号φ及びその反転制御信号？を出力するものであ
る。また、上記クロックド拳インバータＳ１３４は上記
制御信郵φがト理的ハ・ｆレベルであるとき動作状態と
なシ、上記クロックド・インパークＳ２．Ｓ３は上記１
（ｊ復信号ｊが論理的ハイレベルとなるとき動作状態と
なるものである。この場合の全加算器は、構成が非常に
簡単であり、また桁上げ０１作迭朋もインバータ２゜を
含むスイッチ回路による遅れだけであシ、このスイッチ
回路として多段ゲートのＮＡＮＤゲート回路等の動作よ
シかなり速いクロックド拳インバータＳｌ〜Ｓ４を用い
たことによって、高速化に対して治利なものとなってい
る。
ところが、このような今加使器でも、桁上げ入力の伝達
にインバータ２０及びクロックド・インパークＳＪによ
る時間遅れを生じてしまう。
にインバータ２０及びクロックド・インパークＳＪによ
る時間遅れを生じてしまう。
この７ｔめ、上記のような全加算器を多段接続して構成
した従来の加算回路は、桁上げ動作速度を充分泗足させ
ることができなかった。
した従来の加算回路は、桁上げ動作速度を充分泗足させ
ることができなかった。
この発明は上記のような問題を改善するためになされた
もので、桁上げ伝播遅延時間をさらに短縮することがで
き、これによって富速動作が回部となる、砂めて良好な
加算回路を提供することをｇ的とする。
もので、桁上げ伝播遅延時間をさらに短縮することがで
き、これによって富速動作が回部となる、砂めて良好な
加算回路を提供することをｇ的とする。
すなわち、この発明による加算回路は、加数人力が被加
数入力と等し２いとき第１の論理レベルとなυ等しくな
いとき第２の論理レベルとなる切換制御信号ケ出力する
第１の制御回路及び前記加数人力が被加数人力と等しい
ときその一方を反転出力する扼１の入力回路及び前記第
１の制百１回路のり１力が第１の論理レベルであるとき
導通状態とな２．紀１及び第２のスイッチ回路及び前記
制御回路の出力が第２の論理レベルであるとき破−通状
態となる第３及び第４のスイッチ回路を有し、桁上げ反
転入力を前記第１のスイッチ回路に供給すると共に反転
させて前記第３のスイッチ回路に供給し該０″、１及び
＆シ３のスイッチ回路で導出される信号を和出力端、へ
冶、き、前記桁上げ反転入力を第４のスイッチ回路に供
給すると共に前記第１の入力回路の出力を前記第２のス
イッチ回路に供が８シ該第４及び第２のスイッチ回路で
導出される１８号を桁上げ出力端へ導くようにした第１
の全加算器と、加数人力が被加数人力と等しいとき第１
の論理レベルとなシ等しくないとき第２の論理レベルと
なる切換制御信号を出力する第２の制御回路及び前記加
数人力が被加数入力と等しいときその一方を非反転出力
する第２の入力回路及び前記第２の制御回■烙の出力が
第１の論理レベルであるとき導通状態となる第５及び第
６のスイッチ回路及び前記制御回路の出力が第２の論理
レベルであるとき導通状態となる第７及び第８のスイッ
チ回路を有し、桁上は入力を前記第７のスイッチ回路に
供給すると共に反転させて前記第５のスイッチ回路に供
給し該第７及び第５のスイッチ回路で導出これるＩ８号
を和出力端へ導き、前記桁上げ入力金納８のスイッチ回
路に供給すると共に前記第２の入力回路の出力を前記第
６のスイッチ回路に供給し該第８及び第６のスイッチ回
路で導出される伯＋ｊを桁上げ反転出力端へ導くように
した第２の全加算器とを具備し、前記第１及び第２の全
加算器をそれぞれ被数個交互に接続してなることを特徴
とするものである。
数入力と等し２いとき第１の論理レベルとなυ等しくな
いとき第２の論理レベルとなる切換制御信号ケ出力する
第１の制御回路及び前記加数人力が被加数人力と等しい
ときその一方を反転出力する扼１の入力回路及び前記第
１の制百１回路のり１力が第１の論理レベルであるとき
導通状態とな２．紀１及び第２のスイッチ回路及び前記
制御回路の出力が第２の論理レベルであるとき破−通状
態となる第３及び第４のスイッチ回路を有し、桁上げ反
転入力を前記第１のスイッチ回路に供給すると共に反転
させて前記第３のスイッチ回路に供給し該０″、１及び
＆シ３のスイッチ回路で導出される信号を和出力端、へ
冶、き、前記桁上げ反転入力を第４のスイッチ回路に供
給すると共に前記第１の入力回路の出力を前記第２のス
イッチ回路に供が８シ該第４及び第２のスイッチ回路で
導出される１８号を桁上げ出力端へ導くようにした第１
の全加算器と、加数人力が被加数人力と等しいとき第１
の論理レベルとなシ等しくないとき第２の論理レベルと
なる切換制御信号を出力する第２の制御回路及び前記加
数人力が被加数入力と等しいときその一方を非反転出力
する第２の入力回路及び前記第２の制御回■烙の出力が
第１の論理レベルであるとき導通状態となる第５及び第
６のスイッチ回路及び前記制御回路の出力が第２の論理
レベルであるとき導通状態となる第７及び第８のスイッ
チ回路を有し、桁上は入力を前記第７のスイッチ回路に
供給すると共に反転させて前記第５のスイッチ回路に供
給し該第７及び第５のスイッチ回路で導出これるＩ８号
を和出力端へ導き、前記桁上げ入力金納８のスイッチ回
路に供給すると共に前記第２の入力回路の出力を前記第
６のスイッチ回路に供給し該第８及び第６のスイッチ回
路で導出される伯＋ｊを桁上げ反転出力端へ導くように
した第２の全加算器とを具備し、前記第１及び第２の全
加算器をそれぞれ被数個交互に接続してなることを特徴
とするものである。
以下、身７３図乃至第８図を冬■（はしてこの発印］の
一実施例を詳細に説明する。
一実施例を詳細に説明する。
第３図はこの発明に係る並列加算回路の構成を示すもの
で、第１の全卵１Ｓ器Ｘ ｌ □ Ｘｎ及び第２の全加
算器Ｙｉ〜Ｙ ｎ −１がそれぞれ交互に接続でれてな
るものである。このうち第１の今加ｑｚ１÷Ｘ７〜Ｘｎ
は、反転された桁上げ入力Ｃｌ−１を入力し、桁上げ出
力Ｃ１を正転状態で出力するものである。逆に第２の今
加ν器ＹＪ〜Ｙｎ−１は、桁上げ入力Ｃ１−１を正転状
態で入力し、反転された桁上げ口を出力するものである
。
で、第１の全卵１Ｓ器Ｘ ｌ □ Ｘｎ及び第２の全加
算器Ｙｉ〜Ｙ ｎ −１がそれぞれ交互に接続でれてな
るものである。このうち第１の今加ｑｚ１÷Ｘ７〜Ｘｎ
は、反転された桁上げ入力Ｃｌ−１を入力し、桁上げ出
力Ｃ１を正転状態で出力するものである。逆に第２の今
加ν器ＹＪ〜Ｙｎ−１は、桁上げ入力Ｃ１−１を正転状
態で入力し、反転された桁上げ口を出力するものである
。
第４図及び第５図は、それぞれ上記第１及び第２の全加
算器Ｘ、Ｙの基本楢成を示すものである。すなイつち、
第４図に示す第１の今加３２器Ｘでは、加数人力Ａ１及
び被加数人力Ｂ１は、制御回路２ノ及び入力回路２２に
供給はれる。
算器Ｘ、Ｙの基本楢成を示すものである。すなイつち、
第４図に示す第１の今加３２器Ｘでは、加数人力Ａ１及
び被加数人力Ｂ１は、制御回路２ノ及び入力回路２２に
供給はれる。
上記制御回路２ノは、Ａｌ＝Ｂｌのとき論理的ハイレベ
ルとなる制御信号φ及びその反転制御信号■を出力する
もので、また上記入力回路２２はＡｉ＝Ｂ１のときその
一方を反転出力するものである。この入力回路２２の出
力はスイッチ回路Ｓ８に供給される。
ルとなる制御信号φ及びその反転制御信号■を出力する
もので、また上記入力回路２２はＡｉ＝Ｂ１のときその
一方を反転出力するものである。この入力回路２２の出
力はスイッチ回路Ｓ８に供給される。
一方、この第１の全加算器Ｘには、上述したように桁上
げ反転入力ロー］が供給されるようになされている。つ
ま９、この桁上は反転入力ｃｌ−ｆは、それぞれスイッ
チ回路Ｓ５゜Ｓ７及びインバータ２３を介してスイッチ
回路Ｓ６に供給される。これらスイッチ回路８５〜Ｓ８
は、上記制御１１１１信号φ、Ｔによってオン・オフ制
御されるもので、オン状態のとき入力の反転が出力され
る反転域スイッチであり、このうちスイッチ回路Ｓ５．
Ｓ８は制ｏｐａ ｘｒ乞φが証１理的ハイレベルとなる
ときオン状態となシ、論理的ローレベルとなるときオフ
状態となるものである。また、上記スイッチ回路Ｓ６．
Ｓ７は、制御信号７が論理的ハイレベルとなるときオン
状態となシ、論理的ローレベルとなるときオフ状態とな
るものである。そして、上記スイッチ回路” ５ｇ Ｓ
６及びスイッチ回路８７．ＳＲの各他力力１はそれぞ
れ共通接続されて和出力端数人力Ａ１及び被加数人力Ｂ
１は、」二記第１の全加算器Ｘと同様に、制御回路２４
及び入力回路２５に供髭される。この制御回路２４は上
記制御回路２ノと同様であるが、入力回路２５はＡＩ＝
Ｌｌｉのときその一方を正転出力するものである。この
入力回路２５の出力はスイッチ回路Ｓ１２に供給される
。
げ反転入力ロー］が供給されるようになされている。つ
ま９、この桁上は反転入力ｃｌ−ｆは、それぞれスイッ
チ回路Ｓ５゜Ｓ７及びインバータ２３を介してスイッチ
回路Ｓ６に供給される。これらスイッチ回路８５〜Ｓ８
は、上記制御１１１１信号φ、Ｔによってオン・オフ制
御されるもので、オン状態のとき入力の反転が出力され
る反転域スイッチであり、このうちスイッチ回路Ｓ５．
Ｓ８は制ｏｐａ ｘｒ乞φが証１理的ハイレベルとなる
ときオン状態となシ、論理的ローレベルとなるときオフ
状態となるものである。また、上記スイッチ回路Ｓ６．
Ｓ７は、制御信号７が論理的ハイレベルとなるときオン
状態となシ、論理的ローレベルとなるときオフ状態とな
るものである。そして、上記スイッチ回路” ５ｇ Ｓ
６及びスイッチ回路８７．ＳＲの各他力力１はそれぞ
れ共通接続されて和出力端数人力Ａ１及び被加数人力Ｂ
１は、」二記第１の全加算器Ｘと同様に、制御回路２４
及び入力回路２５に供髭される。この制御回路２４は上
記制御回路２ノと同様であるが、入力回路２５はＡＩ＝
Ｌｌｉのときその一方を正転出力するものである。この
入力回路２５の出力はスイッチ回路Ｓ１２に供給される
。
一方、この第２の前加計器Ｙには、桁上げ入力Ｃ１−１
がそのまま供給されるようになされている。つ丑シ、こ
の桁上げ人力Ｃ１−１は、それぞれスイッチ回路Ｓ９．
Ｓｌノ及びインバータ２６を弁し−Ｃスイッチ回路Ｓ１
０に供給される。これらスイッチ回路８９〜Ｓ１２は、
上記制御信号φ、■によってオン・オフｉｉｉ！ＩかＵ
されるもので、オン状態のとき入力の反転が出力される
反転型スイッチであシ、このうちスイッチ回路Ｓ ｌ
Ｏｙ Ｓｌ ２は制何１伯号φが謡Ｉ埋的ハイレベルと
なるときオン状態とな９、論理的ローレベルとなるとき
オフ状態となるものである。
がそのまま供給されるようになされている。つ丑シ、こ
の桁上げ人力Ｃ１−１は、それぞれスイッチ回路Ｓ９．
Ｓｌノ及びインバータ２６を弁し−Ｃスイッチ回路Ｓ１
０に供給される。これらスイッチ回路８９〜Ｓ１２は、
上記制御信号φ、■によってオン・オフｉｉｉ！ＩかＵ
されるもので、オン状態のとき入力の反転が出力される
反転型スイッチであシ、このうちスイッチ回路Ｓ ｌ
Ｏｙ Ｓｌ ２は制何１伯号φが謡Ｉ埋的ハイレベルと
なるときオン状態とな９、論理的ローレベルとなるとき
オフ状態となるものである。
また、上記スイッチ回路Ｓ９．Ｓｌｌは、１１ＩＪ御信
号φが論理的ハイレベルとな２、ときオン状態となり、
−１ｌｆｉ的ローｌノベルとなるときオフ状態となるも
のである。そして、ｆ ’ｊｊＬ２スイツヂ■路５９ｖ
ＳｌＯ及びスイッチ回路Ｓ７７、Ｓｌ２の各化方姑は、
それぞれ共通接続されて和出力刃端Ｓ１及び桁上げ反転
比先端ｄ］−となっている０ 第６図及び第７図は、第４図及び釦、５図に示した第１
及び第２の全加算器Ｘ、Ｙの具体的な回銘摺成を示すも
のである。すなわち、第６図に示す泥１の全加算器Ｘで
は、制御回路２１はＯＮ？１ゲート回路ｚ ７、ＮＡＮ
Ｄゲート回毘２８及びインバータ２９で構成され、萱た
入カレ１路２２はＮ Ａ Ｎ Ｄゲート回路３０で構成
され、この入力回路２２の出力はＮＡＮＤゲート回路３
回路３伝０ イッチ回路８５〜Ｓ８は、それぞれ第ｓ ［２ｉ （ａ
） ＊（ｂ）に示すＣ − Ｍ Ｏ Ｓ 構成のクロッ
クド・インバータを月いて，溝底されている。
号φが論理的ハイレベルとな２、ときオン状態となり、
−１ｌｆｉ的ローｌノベルとなるときオフ状態となるも
のである。そして、ｆ ’ｊｊＬ２スイツヂ■路５９ｖ
ＳｌＯ及びスイッチ回路Ｓ７７、Ｓｌ２の各化方姑は、
それぞれ共通接続されて和出力刃端Ｓ１及び桁上げ反転
比先端ｄ］−となっている０ 第６図及び第７図は、第４図及び釦、５図に示した第１
及び第２の全加算器Ｘ、Ｙの具体的な回銘摺成を示すも
のである。すなわち、第６図に示す泥１の全加算器Ｘで
は、制御回路２１はＯＮ？１ゲート回路ｚ ７、ＮＡＮ
Ｄゲート回毘２８及びインバータ２９で構成され、萱た
入カレ１路２２はＮ Ａ Ｎ Ｄゲート回路３０で構成
され、この入力回路２２の出力はＮＡＮＤゲート回路３
回路３伝０ イッチ回路８５〜Ｓ８は、それぞれ第ｓ ［２ｉ （ａ
） ＊（ｂ）に示すＣ − Ｍ Ｏ Ｓ 構成のクロッ
クド・インバータを月いて，溝底されている。
甘だ第７図に示す第２の全加算器Ｙでは、制御回路２４
はＯＲゲート回路３ １ 、ＮＡＮＤゲート回路３ｚ，
：ｔｉｔ及びインバータ３４で構成され、入力回路２５
は短絡ゲート回路で加数人力Ａ１がそのまま出力される
ようになっている。
はＯＲゲート回路３ １ 、ＮＡＮＤゲート回路３ｚ，
：ｔｉｔ及びインバータ３４で構成され、入力回路２５
は短絡ゲート回路で加数人力Ａ１がそのまま出力される
ようになっている。
そして、スイッチ回路８９〜Ｓ１２は、それぞれ第８図
（ａ） 、 （ｂ）に示しンｔクロックド・インバータ
を用いて構成される。
（ａ） 、 （ｂ）に示しンｔクロックド・インバータ
を用いて構成される。
以下、第６図及び？−Ａ’ｉ ７ 因に示シフ、４−第
１及び第２の全加算器Ｘ，Ｙの旦力作（・こついて説り
Ｆ８ｊる。
１及び第２の全加算器Ｘ，Ｙの旦力作（・こついて説り
Ｆ８ｊる。
第１の今加９器Ｘに２いて、今加Ａ′シ入力Ａ１及び被
加数人力Ｂ１が成立したとすると、丑ず上記匍−１飴）
回路２ノから調ＩＪ’ｆｌ （’ｊ．七φ，Ｔが出力さ
れ、クロックドΦインパーク８５〜Ｓ８の動作状態が設
定式れる。ここで、上記桁」二げＮ．転入力Ｃｌ−１が
あると、Ａｉ＝Ｂｌの問．介は、クロックド・インバー
タ８５， Ｓ８が動作状態でクロックド・インパークＳ
６＋ Ｓ ｙが非’，ｆＪ：作状にととなっているの
一Ｃ１上記１“１１−ヒは出力☆：１ｌＩＣ１からすで
に入力回路２２の１Ｂ力がりクロックド・インバータＳ
８によって反１り、これて出力さｊ，ている。址た、Ａ
ｔ／Ｂ＋の嬰；台は、上Ｆ、１コクロツクド・インバー
タＳ５，Ｓ８がＩｔ冗９１作状魁てクロックド・／ｒン
バータＳ６，Ｓ７が，；：、＋１作状態に設定されてい
るので、上記イ１１」−げ１（１カグ１４Ｃｉから桁上
げ反転入力σｉ−ｉがクロックド・インバ−タＳ７によ
って反転きれて出力される。
加数人力Ｂ１が成立したとすると、丑ず上記匍−１飴）
回路２ノから調ＩＪ’ｆｌ （’ｊ．七φ，Ｔが出力さ
れ、クロックドΦインパーク８５〜Ｓ８の動作状態が設
定式れる。ここで、上記桁」二げＮ．転入力Ｃｌ−１が
あると、Ａｉ＝Ｂｌの問．介は、クロックド・インバー
タ８５， Ｓ８が動作状態でクロックド・インパークＳ
６＋ Ｓ ｙが非’，ｆＪ：作状にととなっているの
一Ｃ１上記１“１１−ヒは出力☆：１ｌＩＣ１からすで
に入力回路２２の１Ｂ力がりクロックド・インバータＳ
８によって反１り、これて出力さｊ，ている。址た、Ａ
ｔ／Ｂ＋の嬰；台は、上Ｆ、１コクロツクド・インバー
タＳ５，Ｓ８がＩｔ冗９１作状魁てクロックド・／ｒン
バータＳ６，Ｓ７が，；：、＋１作状態に設定されてい
るので、上記イ１１」−げ１（１カグ１４Ｃｉから桁上
げ反転入力σｉ−ｉがクロックド・インバ−タＳ７によ
って反転きれて出力される。
次に、上記第２の全加算￥：：ＹＫよ？いて、今加数人
力Ａ１及０・ネｃｆ加数入力Ｂ１カニ成立したとすると
、６司り１＋１回路２４から胡１忙１（苦ぞφ、φが出
力され、クロックド・インバータ８９〜Ｓ１２の動作状
態が設だζわる。ここで、上記桁上げ入力Ｃ１−１があ
ると、Ａ！＝Ｂｉ（１）ムう曾は１クロツクド・インパ
ークＳｌｏ、Ｓｌｚが動作状態でクロックド・インパー
ツＳ ９ 、 Ｓ ｌ ７が非動作状態となっているの
で°、上記柘土は反（出力端テ］からすでに入カレ１路
２５のｗ力がクロックド・インバータＳ１２によって反
転されて出力されている。−また、Ａ＋／Ｂ＋の」β６
“ば、上記クロックド・・ｒンバークＳ１０．Ｓ１２が
非動作状態でクロックド・インパークＳ９゜ＳＩＪが動
作状態に設疋き肛ているので、上記桁上げ反転は１力鏑
でＩ ’：？ｌ’上げ入力Ｃｌ−１がクロックド・イン
パークＳ７によって反転されて出力これるよう（でなる
０ すなわち、上記第１及び第２の全力ローー÷１斗Ｘ。
力Ａ１及０・ネｃｆ加数入力Ｂ１カニ成立したとすると
、６司り１＋１回路２４から胡１忙１（苦ぞφ、φが出
力され、クロックド・インバータ８９〜Ｓ１２の動作状
態が設だζわる。ここで、上記桁上げ入力Ｃ１−１があ
ると、Ａ！＝Ｂｉ（１）ムう曾は１クロツクド・インパ
ークＳｌｏ、Ｓｌｚが動作状態でクロックド・インパー
ツＳ ９ 、 Ｓ ｌ ７が非動作状態となっているの
で°、上記柘土は反（出力端テ］からすでに入カレ１路
２５のｗ力がクロックド・インバータＳ１２によって反
転されて出力されている。−また、Ａ＋／Ｂ＋の」β６
“ば、上記クロックド・・ｒンバークＳ１０．Ｓ１２が
非動作状態でクロックド・インパークＳ９゜ＳＩＪが動
作状態に設疋き肛ているので、上記桁上げ反転は１力鏑
でＩ ’：？ｌ’上げ入力Ｃｌ−１がクロックド・イン
パークＳ７によって反転されて出力これるよう（でなる
０ すなわち、上記第１及び第２の全力ローー÷１斗Ｘ。
Ｙで（４、そｈぞね桁上げ伝播遅延時間は最大でクロッ
ク・インバータ一段分で済むので、第４図に示したよら
に上記第１及び第２の全力１］尋器Ｘ１〜Ｘｎ、Ｙ７−
Ｙｎ−１ｋ複ｈＧ交互に接ｆ、光した咳１合の桁−ヒげ
伝送路には、その段数分の反転回路全省略することがで
きるようになする（Ｏしたがって、従来の加勢−回路で
は、各今加ｐ−器の桁上げ伝播遅延時間がゲート回路２
段分かかつていたのに対し、上記のように構成した加算
回路で１寸、各今加Ｗ器の桁上げ伝ｉ’ｆｆｉ遅延時間
が最大でクロックド・インバータでなるス・イツチ回路
一段分で済むので、桁上げ伝播：Ｉ！Ｊ！延１１５間を
かなり短縮することができる。そして、複数ビットの並
列力Ｄ ３ｅ回路、特にビット長の長イ加）、−回１２
？ｉ全偕成する」５７１合に非常に有利なものとなるＯ 尚、−ヒ；）弓入力回路２２．２５には、ぞわぞれ第０
図及４ｇ第７図に示した短縮ゲート回路及びｉ’Ｊ Ａ
Ｎ Ｄゲート回路に代わって、インバータあるいはＮ
ＯＲゲート回路’；ｒ： Ｊｆｌいてもよい。１だ、
上記制御回路２１．２４は、ｉｊｉ；ｓ ９図（ａ）〜
（ｃ）に示すように構成して杢よい。そして、上記スイ
ッチ回８にはＣＭ ＯＳ ａ成のクロックド・インパー
クにイ（＝わって、ａ；１０図に汀すＮチャンネル四青
、’ｌ ＯＳ ｊ５・”； ｂｌ、ｊの伝送ゲート口路
を用いてもよい０ζらに、上計；インパークとしては、
泥１１図（ｎ） 〜（ｃ）にそれぞれ示すようなｃ −
ｚ、′ｒ ｏ ｓ ＝、Ｎチャンネル′に’！ ＯＳ
”４’、 ％ブーヌトラップ方式ＨＢ４でも清′α之し
てもよい。この介三、その髪ビを逸ル・１．シない乳、
四で（ｐ−々変形しても実施可能である〇〔発明の効果
〕 ＪＱＩ上のようしここの発明（Ｃよれば、桁上は伝播遅
延時間全ζらに短縮することができ、これによって窩連
動作が可能となる、極めて良好な加シ回路ｌ−提供する
ことかでき、。
ク・インバータ一段分で済むので、第４図に示したよら
に上記第１及び第２の全力１］尋器Ｘ１〜Ｘｎ、Ｙ７−
Ｙｎ−１ｋ複ｈＧ交互に接ｆ、光した咳１合の桁−ヒげ
伝送路には、その段数分の反転回路全省略することがで
きるようになする（Ｏしたがって、従来の加勢−回路で
は、各今加ｐ−器の桁上げ伝播遅延時間がゲート回路２
段分かかつていたのに対し、上記のように構成した加算
回路で１寸、各今加Ｗ器の桁上げ伝ｉ’ｆｆｉ遅延時間
が最大でクロックド・インバータでなるス・イツチ回路
一段分で済むので、桁上げ伝播：Ｉ！Ｊ！延１１５間を
かなり短縮することができる。そして、複数ビットの並
列力Ｄ ３ｅ回路、特にビット長の長イ加）、−回１２
？ｉ全偕成する」５７１合に非常に有利なものとなるＯ 尚、−ヒ；）弓入力回路２２．２５には、ぞわぞれ第０
図及４ｇ第７図に示した短縮ゲート回路及びｉ’Ｊ Ａ
Ｎ Ｄゲート回路に代わって、インバータあるいはＮ
ＯＲゲート回路’；ｒ： Ｊｆｌいてもよい。１だ、
上記制御回路２１．２４は、ｉｊｉ；ｓ ９図（ａ）〜
（ｃ）に示すように構成して杢よい。そして、上記スイ
ッチ回８にはＣＭ ＯＳ ａ成のクロックド・インパー
クにイ（＝わって、ａ；１０図に汀すＮチャンネル四青
、’ｌ ＯＳ ｊ５・”； ｂｌ、ｊの伝送ゲート口路
を用いてもよい０ζらに、上計；インパークとしては、
泥１１図（ｎ） 〜（ｃ）にそれぞれ示すようなｃ −
ｚ、′ｒ ｏ ｓ ＝、Ｎチャンネル′に’！ ＯＳ
”４’、 ％ブーヌトラップ方式ＨＢ４でも清′α之し
てもよい。この介三、その髪ビを逸ル・１．シない乳、
四で（ｐ−々変形しても実施可能である〇〔発明の効果
〕 ＪＱＩ上のようしここの発明（Ｃよれば、桁上は伝播遅
延時間全ζらに短縮することができ、これによって窩連
動作が可能となる、極めて良好な加シ回路ｌ−提供する
ことかでき、。
へ４１図及び第２図はそれぞれ従来の加シ２回路に用い
られる全加賀、器を示す］（！回路図、第３図乃至１，
８図はこの発明に係る加算回路の一実施例を示すもので
、第３図は並列加算回路を示すブロック回路図、第４図
及びＡ３５図はそれぞれ上記加銀回路に用いられる第１
及び第２の全加算器のが・本構成を示すブロック回路図
、第６図及びＵ・、７図はそれぞれ上記第１及びεｌ−
２の今加ｐ４器の具体的な回路を示す回路図、第８ト１
は上記第１及び第２の全加算器に用いられるクロックド
・インパークの４．Ｒ成を示す回路図 ｈ、ｊ、 ９図
乃至第１１図はそれぞれこの発明に係る加や回路の仙の
実温ｊｆｉｌを示す回路図である。 ２１．２４・・・’ｉ！ｉｌＪ御回路、２２．２５・・
・入力回路、８５〜Ｓ１２・・・スイッチ回路（クロッ
クド・インバータ〕、Ａ１・・・加斂入力、Ｂ１・・・
被加ｖ４人力、Ｃ＋−１・・・桁上は入力、Ｃ１−１・
・・桁上げ反転入力、Ｓｌ・・・和出力、Ｃ１・・・桁
上は出力、む］・・・桁上げ反転出力、φ、Ｔ・・・制
御１イ１Ｘ号。 出願人代理人 弁理士 鈴 江 武 彦第３図 ｑ、−１ｑ。 Ａｎ−１８ｎ−Ｉ Ａｎ ８ｎ 第４ １”２＋ ２１ （ 矛５図 介６区１ オフ図 矛１０図 ＞１１図 （ｃ）
られる全加賀、器を示す］（！回路図、第３図乃至１，
８図はこの発明に係る加算回路の一実施例を示すもので
、第３図は並列加算回路を示すブロック回路図、第４図
及びＡ３５図はそれぞれ上記加銀回路に用いられる第１
及び第２の全加算器のが・本構成を示すブロック回路図
、第６図及びＵ・、７図はそれぞれ上記第１及びεｌ−
２の今加ｐ４器の具体的な回路を示す回路図、第８ト１
は上記第１及び第２の全加算器に用いられるクロックド
・インパークの４．Ｒ成を示す回路図 ｈ、ｊ、 ９図
乃至第１１図はそれぞれこの発明に係る加や回路の仙の
実温ｊｆｉｌを示す回路図である。 ２１．２４・・・’ｉ！ｉｌＪ御回路、２２．２５・・
・入力回路、８５〜Ｓ１２・・・スイッチ回路（クロッ
クド・インバータ〕、Ａ１・・・加斂入力、Ｂ１・・・
被加ｖ４人力、Ｃ＋−１・・・桁上は入力、Ｃ１−１・
・・桁上げ反転入力、Ｓｌ・・・和出力、Ｃ１・・・桁
上は出力、む］・・・桁上げ反転出力、φ、Ｔ・・・制
御１イ１Ｘ号。 出願人代理人 弁理士 鈴 江 武 彦第３図 ｑ、−１ｑ。 Ａｎ−１８ｎ−Ｉ Ａｎ ８ｎ 第４ １”２＋ ２１ （ 矛５図 介６区１ オフ図 矛１０図 ＞１１図 （ｃ）
Claims (3)
- （１） 加数人力が被加数入力と等しいとき第１の論理
レベルとなシ等しくないとき第２の論理レベルとなる切
換制御信号を出力する第１の制御回路及び前記加数人力
が被加数人力と等しいときその一方を反転出力する第１
の入力回路及び前記第１の制御回路の出力がｆｇｌのｌ
１ｉｆｉ理レベルであるとき導通状態となる第１及び第
２のス・ｆツチ回路及びＷｌ」記制御回路の出力が第２
の論理レベルであるとき導通状態となる第３及び第４の
スイッチ回路を有し、桁上は反転入力を前記第１のスイ
ッチ回路に供給すると共に反転させて前記第３のスイッ
チ回路に供給し該第１及び第３のスイッチ回路で導出さ
れる信号を木目出力端へ導き、前記桁上げ反転入力を第
４のスイッチ回路に供給すると共に前記第１の入力回路
の出力を前記第２のスイッチ回路に供給し該第４及びｖ
ｒ； ２のスイッチ回路で２！ｆＩｔｌされる１ｇ号を
イ１テ上げ出力端へ導くようにした第１の今加３゛↓器
と、加数人力が被加数人力と等し、いとき第１の論理レ
ベルとなシ等しくないとき第２の！１．ｉ Ｊｋ１ｉレ
ベルとなる切換制御信号を出力する第２の１調節回路及
び前記加数人力が被加数入力とＡ５ シいときその一方
を非反転出力する第２の入力回路及び前記第２の制御回
路の出力が年１の論理レベルであるとき導通状態となる
第５及び第６のスイッチ回路及び前記ルＩＪ岬回路の出
力が紀２の論理レベルであるとき導通状態となる第７及
び第８のスイッチ回路を有し、桁上げ入力を前記第７の
スイッチ回路に供給すると共に反転させて前記第５のス
イッチ回路に供給し該第７及び第５のスイッチ回路で導
出される信号を和出力端へ導き、前記桁上げ入力を第８
のスイッチ回路に供給すると共に前記第２の入力回路の
出力を前記第６のスイッチ回路に供給し該第８及び第６
のスイッチ回路で少量される信号を桁上げ反転出力端へ
導くようにした第２の全加算器とを具備し、前記第１及
び詑２の全加算器をそれぞれ複数個交互に接続してなる
ことを特徴とする加勢回路。 - （２） 献＋記第１及び第８のスイッチ回路は、それぞ
れ導通状態のとき、入力の反転信号が出力される反転壓
スイッチ回路であることを特徴とする特許請求の範囲ｍ
’ｚ １項記載の加算回路。 - （３）前記反転をスイッチ回路は、それぞれクロックド
・インバータを用いて構成してなることを特徴とする特
許請求の馳回第２項記載の加算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223553A JPS60116034A (ja) | 1983-11-28 | 1983-11-28 | 加算回路 |
| EP84114286A EP0143456B1 (en) | 1983-11-28 | 1984-11-26 | Parallel adder circuit |
| DE8484114286T DE3485051D1 (de) | 1983-11-28 | 1984-11-26 | Paralleladdierschaltung. |
| US06/675,303 US4701877A (en) | 1983-11-28 | 1984-11-27 | Highspeed parallel adder with clocked switching circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223553A JPS60116034A (ja) | 1983-11-28 | 1983-11-28 | 加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60116034A true JPS60116034A (ja) | 1985-06-22 |
Family
ID=16799958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58223553A Pending JPS60116034A (ja) | 1983-11-28 | 1983-11-28 | 加算回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4701877A (ja) |
| EP (1) | EP0143456B1 (ja) |
| JP (1) | JPS60116034A (ja) |
| DE (1) | DE3485051D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5275133A (en) * | 1988-08-03 | 1994-01-04 | Toshio Sasaki | Apparatus for cooling internal combustion engine having a supercharger |
| JPH0830433A (ja) * | 1994-02-28 | 1996-02-02 | Sgs Thomson Microelectron Sa | 最適化オペランドフォーマッティングステージ |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6232532A (ja) * | 1985-08-05 | 1987-02-12 | Mitsubishi Electric Corp | 論理回路 |
| EP0224656B1 (de) * | 1985-09-30 | 1992-12-30 | Siemens Aktiengesellschaft | Mehrstelliger Carry-Ripple-Addierer in CMOS-Technik mit zwei Typen von Addiererzellen |
| US4783757A (en) * | 1985-12-24 | 1988-11-08 | Intel Corporation | Three input binary adder |
| DE3674387D1 (de) * | 1986-03-22 | 1990-10-25 | Itt Ind Gmbh Deutsche | Cmos-volladdierstufe. |
| US5031136A (en) * | 1986-06-27 | 1991-07-09 | Matsushita Electric Industrial Co., Ltd. | Signed-digit arithmetic processing units with binary operands |
| JPH063578B2 (ja) * | 1986-12-24 | 1994-01-12 | 松下電器産業株式会社 | 演算処理装置 |
| JPS6382515A (ja) * | 1986-09-27 | 1988-04-13 | Toshiba Corp | 加算器 |
| FR2612660B1 (fr) * | 1987-03-18 | 1990-10-19 | Hmida Hedi | Dispositif de calcul binaire |
| JP2607538B2 (ja) * | 1987-08-28 | 1997-05-07 | 株式会社日立製作所 | 加算回路 |
| DE3880409T2 (de) * | 1987-09-23 | 1993-11-25 | France Telecom | Binäre Additions- und Multiplikationsvorrichtung. |
| US5047975A (en) * | 1987-11-16 | 1991-09-10 | Intel Corporation | Dual mode adder circuitry with overflow detection and substitution enabled for a particular mode |
| KR960004572B1 (ko) * | 1994-01-28 | 1996-04-09 | 금성일렉트론주식회사 | 산술연산 논리회로 |
| US5633820A (en) * | 1995-06-05 | 1997-05-27 | International Business Machines Corporation | Self-resetting CMOS parallel adder with a bubble pipelined architecture, tri-rail merging logic, and enhanced testability |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3100837A (en) * | 1960-08-22 | 1963-08-13 | Rca Corp | Adder-subtracter |
| US4052604A (en) * | 1976-01-19 | 1977-10-04 | Hewlett-Packard Company | Binary adder |
| JPS56147235A (en) * | 1980-04-17 | 1981-11-16 | Toshiba Corp | Carry signal generating circuit |
| FR2516675A1 (fr) * | 1981-11-19 | 1983-05-20 | Labo Cent Telecommunicat | Cellule d'addition binaire a trois entrees a propagation rapide de la retenue |
| JPS58213342A (ja) * | 1982-06-04 | 1983-12-12 | Matsushita Electric Ind Co Ltd | 加算回路 |
| US4523292A (en) * | 1982-09-30 | 1985-06-11 | Rca Corporation | Complementary FET ripple carry binary adder circuit |
| JPS59139447A (ja) * | 1983-01-28 | 1984-08-10 | Matsushita Electric Ind Co Ltd | 全加算器 |
-
1983
- 1983-11-28 JP JP58223553A patent/JPS60116034A/ja active Pending
-
1984
- 1984-11-26 EP EP84114286A patent/EP0143456B1/en not_active Expired
- 1984-11-26 DE DE8484114286T patent/DE3485051D1/de not_active Expired - Lifetime
- 1984-11-27 US US06/675,303 patent/US4701877A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5275133A (en) * | 1988-08-03 | 1994-01-04 | Toshio Sasaki | Apparatus for cooling internal combustion engine having a supercharger |
| JPH0830433A (ja) * | 1994-02-28 | 1996-02-02 | Sgs Thomson Microelectron Sa | 最適化オペランドフォーマッティングステージ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0143456A3 (en) | 1988-05-18 |
| EP0143456A2 (en) | 1985-06-05 |
| DE3485051D1 (de) | 1991-10-17 |
| EP0143456B1 (en) | 1991-09-11 |
| US4701877A (en) | 1987-10-20 |
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