JPS6359171B2 - - Google Patents
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- JPS6359171B2 JPS6359171B2 JP58013458A JP1345883A JPS6359171B2 JP S6359171 B2 JPS6359171 B2 JP S6359171B2 JP 58013458 A JP58013458 A JP 58013458A JP 1345883 A JP1345883 A JP 1345883A JP S6359171 B2 JPS6359171 B2 JP S6359171B2
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- Japan
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- output
- logic
- logic gate
- signal
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Links
- 238000010586 diagram Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/5016—Half or full adders, i.e. basic adder cells for one denomination forming at least one of the output signals directly from the minterms of the input signals, i.e. with a minimum number of gate levels
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Description
産業上の利用分野
本発明は全加算器に関し、特にCMOS（相補型
絶縁ゲート電界効果）トランジスタを用いて構成
するのに最適な全加算器に関するものである。 従来例の構成とその問題点 従来の全加算器を第１図に示す。加算信号Ａと
被加算信号Ｂと桁上げ入力信号Ciを入力して、和
出力信号Ｓと桁上げ出力信号Cpを出力する公知の
回路である。１，２はNORゲート、３，４は
AND・NOR複号ゲート、５〜７はNANDゲー
トであり、全て公知のCMOSゲートで構成され
ている。NORゲート１と複合ゲート３、NORゲ
ート２と複号ゲート４の組み合わせで、それぞれ
EXOR（排他的論理和）ゲートの機能を持つ。従
つて、和出力信号Ｓ、桁上げ出力信号Cpは、それ
ぞれ次式の如く表わされる。 Ｓ＝ＡＢCi Cp＝AB＋Ci（ＡＢ） さて、第１図の全加算器に入力信号Ａ，Ｂ，Ci
が同期に入力された場合の加算時間は、和出力信
号Ｓは、１，２，３，４の４段のゲートを伝搬し
た後得られるため、ゲート４段の遅延時間とな
り、桁上げ出力信号Cpは、同様に１，３，６，７
のゲートを通過するため、ゲート４段の遅延時間
となる。 発明の目的 本発明は、従来の全加算器の加算時間を大幅に
短縮して、より高速の加算器、乗算器を構成する
のに最適な全加算器を提供せんとするものであ
る。 発明の構成 本発明は、加算すべき３つの入力信号Ａ，Ｂ，
Ciと、これらをインバータで反転した信号，
Ｂ，iとの６つの信号のうち、Ａ，Ｂ，，，
Ciの信号を入力とする論理ゲートと、Ａ，Ｂ，
Ａ，，Ciの信号を入力とする論理ゲートの出力
を共通接続し、この接続点の信号をバツフア用の
インバータで反転して和出力を得、一方Ａ，Ｂの
信号を入力とする論理ゲートと、Ａ，Ｂ，Ciの信
号を入力とする論理ゲートの出力を共通接続し、
この接続点の信号をバツフア用のインバータで反
転して桁上げ出力を得ることによつて十分なドラ
イブ能力を有して、かつ大幅に短縮された加算時
間で結果を得ることのできるものである。 実施例の説明 本発明の実施例を第２図に示す。 加算信号Ａ、被加算信号Ｂ、桁上げ入力信号Ci
を入力し、和出力信号Ｓと桁上げ出力信号Cpを出
力するCMOSトランジスタ構成の全加算器であ
る。１，２はCMOSトランジスタ構成の論理ゲ
ートであり、共に同じ機能を有するものである。
論理ゲート１（２も同様）は、ａ〜ｅの５つの入
力信号を入力し、ａ＝ｂ＝ｃ＝１（高論理レベル）
か、又はａ＝ｄ＝ｅ＝１のとき、出力ｆ＝０（低
論理レベル）となり、ａ＝ｂ＝ｃ＝０か、又はａ
＝ｄ＝ｅ＝０のとき、出力ｆ＝１となり、上記以
外の入力条件のときには、出力ｆは高インピーダ
ンス状態となる。３は、２入力（ｇ、ｈ）の論理
ゲートであり、ｇ＝ｈ＝１のとき、出力ｋ＝０と
なり、ｇ＝ｈ＝０のとき、出力ｋ＝１となり、そ
れ以外の入力条件では出力ｋは高インピーダンス
状態となる。 ４は、３入力（ｌ、ｍ、ｎ）の論理ゲートであ
り、ｌ＝ｍ＝１か、又はｌ＝ｎ＝１のとき、出力
ｋ＝０となり、ｌ＝ｍ＝０か、又はｌ＝ｍ＝０の
とき、出力ｋ＝１となり、それ以外の入力条件で
は出力ｋは高インピーダンス状態となる。 ５〜９は公知のCMOSインバータである。 ８と９は、特に出力バツフアの機能を有したイ
ンバータである。１０〜１４，２０〜２４，３
０，３１，４０〜４２はＰチヤンネル・トランジ
スタであり、１５〜１９，２５〜２９，３２，３
３，４３〜４５はＮチヤンネル・トランジスタで
あつて、両トランジスタ共に、ソースに矢印を付
して示す。 論理ゲート１，２の出力を共通接続し、接続点
ｆをインバータ８の入力に接続して、その出力に
和出力信号Ｓを得、論理ゲート３，４の出力を共
通接続し、接続点ｋをインバータ９の入力に接続
して、その出力に桁上げ出力信号Cpを得る。 入力信号Ａ，Ｂ，Ciに対する論理ゲート１，２
の出力と和出力信号Ｓを第１表の真理値表に、ま
た、論理ゲート３，４の出力と桁上げ出力信号Cp
を第２表の真理値表に示す。
絶縁ゲート電界効果）トランジスタを用いて構成
するのに最適な全加算器に関するものである。 従来例の構成とその問題点 従来の全加算器を第１図に示す。加算信号Ａと
被加算信号Ｂと桁上げ入力信号Ciを入力して、和
出力信号Ｓと桁上げ出力信号Cpを出力する公知の
回路である。１，２はNORゲート、３，４は
AND・NOR複号ゲート、５〜７はNANDゲー
トであり、全て公知のCMOSゲートで構成され
ている。NORゲート１と複合ゲート３、NORゲ
ート２と複号ゲート４の組み合わせで、それぞれ
EXOR（排他的論理和）ゲートの機能を持つ。従
つて、和出力信号Ｓ、桁上げ出力信号Cpは、それ
ぞれ次式の如く表わされる。 Ｓ＝ＡＢCi Cp＝AB＋Ci（ＡＢ） さて、第１図の全加算器に入力信号Ａ，Ｂ，Ci
が同期に入力された場合の加算時間は、和出力信
号Ｓは、１，２，３，４の４段のゲートを伝搬し
た後得られるため、ゲート４段の遅延時間とな
り、桁上げ出力信号Cpは、同様に１，３，６，７
のゲートを通過するため、ゲート４段の遅延時間
となる。 発明の目的 本発明は、従来の全加算器の加算時間を大幅に
短縮して、より高速の加算器、乗算器を構成する
のに最適な全加算器を提供せんとするものであ
る。 発明の構成 本発明は、加算すべき３つの入力信号Ａ，Ｂ，
Ciと、これらをインバータで反転した信号，
Ｂ，iとの６つの信号のうち、Ａ，Ｂ，，，
Ciの信号を入力とする論理ゲートと、Ａ，Ｂ，
Ａ，，Ciの信号を入力とする論理ゲートの出力
を共通接続し、この接続点の信号をバツフア用の
インバータで反転して和出力を得、一方Ａ，Ｂの
信号を入力とする論理ゲートと、Ａ，Ｂ，Ciの信
号を入力とする論理ゲートの出力を共通接続し、
この接続点の信号をバツフア用のインバータで反
転して桁上げ出力を得ることによつて十分なドラ
イブ能力を有して、かつ大幅に短縮された加算時
間で結果を得ることのできるものである。 実施例の説明 本発明の実施例を第２図に示す。 加算信号Ａ、被加算信号Ｂ、桁上げ入力信号Ci
を入力し、和出力信号Ｓと桁上げ出力信号Cpを出
力するCMOSトランジスタ構成の全加算器であ
る。１，２はCMOSトランジスタ構成の論理ゲ
ートであり、共に同じ機能を有するものである。
論理ゲート１（２も同様）は、ａ〜ｅの５つの入
力信号を入力し、ａ＝ｂ＝ｃ＝１（高論理レベル）
か、又はａ＝ｄ＝ｅ＝１のとき、出力ｆ＝０（低
論理レベル）となり、ａ＝ｂ＝ｃ＝０か、又はａ
＝ｄ＝ｅ＝０のとき、出力ｆ＝１となり、上記以
外の入力条件のときには、出力ｆは高インピーダ
ンス状態となる。３は、２入力（ｇ、ｈ）の論理
ゲートであり、ｇ＝ｈ＝１のとき、出力ｋ＝０と
なり、ｇ＝ｈ＝０のとき、出力ｋ＝１となり、そ
れ以外の入力条件では出力ｋは高インピーダンス
状態となる。 ４は、３入力（ｌ、ｍ、ｎ）の論理ゲートであ
り、ｌ＝ｍ＝１か、又はｌ＝ｎ＝１のとき、出力
ｋ＝０となり、ｌ＝ｍ＝０か、又はｌ＝ｍ＝０の
とき、出力ｋ＝１となり、それ以外の入力条件で
は出力ｋは高インピーダンス状態となる。 ５〜９は公知のCMOSインバータである。 ８と９は、特に出力バツフアの機能を有したイ
ンバータである。１０〜１４，２０〜２４，３
０，３１，４０〜４２はＰチヤンネル・トランジ
スタであり、１５〜１９，２５〜２９，３２，３
３，４３〜４５はＮチヤンネル・トランジスタで
あつて、両トランジスタ共に、ソースに矢印を付
して示す。 論理ゲート１，２の出力を共通接続し、接続点
ｆをインバータ８の入力に接続して、その出力に
和出力信号Ｓを得、論理ゲート３，４の出力を共
通接続し、接続点ｋをインバータ９の入力に接続
して、その出力に桁上げ出力信号Cpを得る。 入力信号Ａ，Ｂ，Ciに対する論理ゲート１，２
の出力と和出力信号Ｓを第１表の真理値表に、ま
た、論理ゲート３，４の出力と桁上げ出力信号Cp
を第２表の真理値表に示す。
【表】
【表】
一例として、Ａ＝０、Ｂ＝１、Ci＝０の場合に
は、Ｎチヤンネル・トランジスタ１５，１８，１
９が同時にオンして、論理ゲート１の出力は０、
論理ゲート２は高出力インピーダンスとなつて、
共通接続点ｆが０となり、インバータ８で反転さ
れて、和出力信号Ｓは１となる。一方、Ｐチヤン
ネル・トランジスタ４０と４２が同時にオンし
て、論理ゲート４の出力１、論理ゲート３は高出
力インピーダンスとなつて、共通接続点ｋが１と
なり、インバータ９で反転されて、桁上げ出力信
号Cpは０となる。 第１、２表の真理値表から、Ｓ，Cpは次式で表
わされ、全加算器として動作していることがわか
る。 Ｓ＝ＡＢCi Cp＝AB＋BCi＋CiＡ 次に、第２図の全加算器の加算時間を見積る。 入力信号Ａ，Ｂ，Ciが同時に入力されたとする
と、インバータ５，６，７で、それぞれ，，
Ciが同時に得られ、Ａ，Ｂ，Ci，，BA，iの
６つの信号が論理ゲート１〜４に入力され、イン
バータ８，９でバツフアされるから、和出力信号
Ｓは、インバータ２段と論理ゲート１又は２１段
のゲート３段の遅延時間で、また、桁上げ出力信
号Cpは論理ゲート３又は４１段とインバータ１段
の、ゲート２段の遅延時間が得られる。従来の全
加算器（第１図）に比べて、和出力信号Ｓは約４
分の３に、桁上げ出力信号Cpは約２分の１に短縮
されていることになる。 なお、論理ゲート１〜４の内部構成は、第２図
に示すものに限定されることはなく、同機能を有
した複号ゲートならどんな構成でも良い。例え
ば、論理ゲート１の場合に、CiがＡ，Ｂより早い
タイミングで入力されるならば、第３図の如き構
成にした方がより高速となる。これは、第２図の
Ｐチヤネル、Ｎチヤネル・トランジスタ１４，１
５をそれぞれ電源（VDD）、グランド側に接続し
た構成になつていて、付番、付記号は第２図のそ
れと完全に対応している。これは、信号Ci，Ａ，
Ｂ，，に比べて早く到来するため、Ciの入力
するトランジスタを固定電位点側にもつて来るこ
とによつて、遅れて到来するＡ，Ｂ，，の入
力するトランジスタ１０，１７，１２，１９，１
３，１８，１１，１６の負荷容量を最小にし、伝
搬遅延時間の短縮を図つたものである。 発明の効果 以上説明したように本発明によれば、従来の回
路に比べ、約1.3〜２倍の加算速度を有する
CMOS全加算器を得ることができ、CMOS構成
の乗算器、多入力加算器等を構築するのに最適で
あつて、その効果は極めて大きいものである。
は、Ｎチヤンネル・トランジスタ１５，１８，１
９が同時にオンして、論理ゲート１の出力は０、
論理ゲート２は高出力インピーダンスとなつて、
共通接続点ｆが０となり、インバータ８で反転さ
れて、和出力信号Ｓは１となる。一方、Ｐチヤン
ネル・トランジスタ４０と４２が同時にオンし
て、論理ゲート４の出力１、論理ゲート３は高出
力インピーダンスとなつて、共通接続点ｋが１と
なり、インバータ９で反転されて、桁上げ出力信
号Cpは０となる。 第１、２表の真理値表から、Ｓ，Cpは次式で表
わされ、全加算器として動作していることがわか
る。 Ｓ＝ＡＢCi Cp＝AB＋BCi＋CiＡ 次に、第２図の全加算器の加算時間を見積る。 入力信号Ａ，Ｂ，Ciが同時に入力されたとする
と、インバータ５，６，７で、それぞれ，，
Ciが同時に得られ、Ａ，Ｂ，Ci，，BA，iの
６つの信号が論理ゲート１〜４に入力され、イン
バータ８，９でバツフアされるから、和出力信号
Ｓは、インバータ２段と論理ゲート１又は２１段
のゲート３段の遅延時間で、また、桁上げ出力信
号Cpは論理ゲート３又は４１段とインバータ１段
の、ゲート２段の遅延時間が得られる。従来の全
加算器（第１図）に比べて、和出力信号Ｓは約４
分の３に、桁上げ出力信号Cpは約２分の１に短縮
されていることになる。 なお、論理ゲート１〜４の内部構成は、第２図
に示すものに限定されることはなく、同機能を有
した複号ゲートならどんな構成でも良い。例え
ば、論理ゲート１の場合に、CiがＡ，Ｂより早い
タイミングで入力されるならば、第３図の如き構
成にした方がより高速となる。これは、第２図の
Ｐチヤネル、Ｎチヤネル・トランジスタ１４，１
５をそれぞれ電源（VDD）、グランド側に接続し
た構成になつていて、付番、付記号は第２図のそ
れと完全に対応している。これは、信号Ci，Ａ，
Ｂ，，に比べて早く到来するため、Ciの入力
するトランジスタを固定電位点側にもつて来るこ
とによつて、遅れて到来するＡ，Ｂ，，の入
力するトランジスタ１０，１７，１２，１９，１
３，１８，１１，１６の負荷容量を最小にし、伝
搬遅延時間の短縮を図つたものである。 発明の効果 以上説明したように本発明によれば、従来の回
路に比べ、約1.3〜２倍の加算速度を有する
CMOS全加算器を得ることができ、CMOS構成
の乗算器、多入力加算器等を構築するのに最適で
あつて、その効果は極めて大きいものである。
第１図は従来の全加算器の回路構成図、第２図
は本発明の実施例の具体的回路構成図、第３図は
第２図中の論理ゲート１の他の実施例を示す図で
ある。 １，２，３，４……論理ゲート、５，６，７，
８，９……インバータ。
は本発明の実施例の具体的回路構成図、第３図は
第２図中の論理ゲート１の他の実施例を示す図で
ある。 １，２，３，４……論理ゲート、５，６，７，
８，９……インバータ。
Claims (1)
- 【特許請求の範囲】 １ 第１、第２、第３、第４、第５の入力を有
し、上記第１、第２、第３の入力が共に高論理レ
ベルの第１の場合、又は上記第１、第４、第５の
入力が共に高論理レベルの第２の場合の少なくと
も一方の場合に出力が低論理レベルとなり、上記
第１、第２、第３の入力が共に低論理レベルの第
３の場合又は上記第１、第４、第５の入力が共に
低論理レベルの第４の場合の少くとも一方の場合
に出力が高論理レベルとなり、上記第１〜第４の
場合以外の入力条件のときには出力は高インピー
ダンス状態となる第１、第２の論理ゲートと、第
６、第７の入力を有し、上記第６、第７の入力が
共に高論理レベルの第５の場合に出力が低論理レ
ベルとなり、上記第６、第７の入力が共に低論理
レベルの第６の場合に出力が高論理レベルとな
り、上記第５、第６の場合以外の入力条件のとき
には出力は高インピーダンス状態となる第３の論
理ゲートと、第８、第９、第10の入力を有し、上
記第８、第９の入力が共に高論理レベルの第７の
場合、又は上記第８、第10の入力が共に高論理レ
ベルの第８の場合の少くとも一方の場合に出力が
低論理レベルとなり、上記第８、第９の入力が共
に低論理レベルの第９の場合又は上記第８、第10
の入力が共に低論理レベルの第10の場合の少くと
も一方の場合に出力が高論理レベルとなり、上記
第７〜第10の場合以外の入力条件のときには出力
は高インピーダンス状態となる第４の論理ゲート
と、第１、第２のインバータとを具備し、第１の
入力信号を上記第１の論理ゲートの第２の入力と
上記第２の論理ゲートの第２の入力と上記第３の
論理ゲートの第６の入力と上記第４の論理ゲート
の第９の入力とに入力し、上記第１の入力信号の
反転信号を上記第１の論理ゲートの第５の入力と
上記第２の論理ゲートの第４の入力とに入力し第
２の入力信号を上記第１の論理ゲートの第４の入
力と上記第２の論理ゲートの第３の入力と上記第
３の論理ゲートの第７の入力と上記第４の論理ゲ
ートの第10の入力とに入力し、上記第２の入力信
号の反転信号を上記第１の論理ゲートの第３の入
力と上記第２の論理ゲートの第５の入力とに入力
し、第３の入力信号を上記第２の論理ゲートの第
１の入力と、上記第４の論理ゲートの第８の入力
とに入力し、上記第３の入力信号の反転信号を上
記第１の論理ゲートの第１の入力に入力し、上記
第１と第２の論理ゲートの出力を上記第１のイン
バータの入力に接続し、上記第３と第４の論理ゲ
ートの出力を上記第２のインバータの入力に接続
して、上記第１、第２のインバータの出力にそれ
ぞれ和出力信号、桁上げ出力信号を得るようにし
たことを特徴とする全加算器。 ２ 第３の入力信号が桁上げ入力信号であること
を特徴とする特許請求の範囲第１項記載の全加算
器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58013458A JPS59139447A (ja) | 1983-01-28 | 1983-01-28 | 全加算器 |
| US06/573,718 US4601007A (en) | 1983-01-28 | 1984-01-25 | Full adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58013458A JPS59139447A (ja) | 1983-01-28 | 1983-01-28 | 全加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59139447A JPS59139447A (ja) | 1984-08-10 |
| JPS6359171B2 true JPS6359171B2 (ja) | 1988-11-18 |
Family
ID=11833697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58013458A Granted JPS59139447A (ja) | 1983-01-28 | 1983-01-28 | 全加算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4601007A (ja) |
| JP (1) | JPS59139447A (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116034A (ja) * | 1983-11-28 | 1985-06-22 | Toshiba Corp | 加算回路 |
| JPS60134932A (ja) * | 1983-12-24 | 1985-07-18 | Toshiba Corp | プリチヤ−ジ型の桁上げ連鎖加算回路 |
| US4685079A (en) * | 1984-12-14 | 1987-08-04 | Rca Corporation | Ripple-borrow binary subtraction circuit |
| US4689763A (en) * | 1985-01-04 | 1987-08-25 | Advanced Micro Devices, Inc. | CMOS full adder circuit |
| US4709346A (en) * | 1985-04-01 | 1987-11-24 | Raytheon Company | CMOS subtractor |
| US4713790A (en) * | 1985-07-31 | 1987-12-15 | Motorola, Inc. | Exclusive OR/NOR gate having cross-coupled transistors |
| ATE85852T1 (de) * | 1985-09-30 | 1993-03-15 | Siemens Ag | Addierzelle fuer carry-ripple-addierer in cmostechnik. |
| DE3687408D1 (de) * | 1985-09-30 | 1993-02-11 | Siemens Ag | Mehrstelliger carry-ripple-addierer in cmos-technik mit zwei typen von addiererzellen. |
| JPS62103732A (ja) * | 1985-10-30 | 1987-05-14 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ回路 |
| JPH0619701B2 (ja) * | 1985-10-31 | 1994-03-16 | 日本電気株式会社 | 半加算回路 |
| US4831578A (en) * | 1985-11-25 | 1989-05-16 | Harris Semiconductor (Patents) Inc. | Binary adder |
| JPH07104774B2 (ja) * | 1985-11-26 | 1995-11-13 | 株式会社東芝 | 同期式演算回路 |
| EP0238978A1 (de) * | 1986-03-25 | 1987-09-30 | Siemens Aktiengesellschaft | Modulo-2-Addierer zur Verknüpfung von drei Eingangssignalen |
| JPS63124133A (ja) * | 1986-11-13 | 1988-05-27 | Mitsubishi Electric Corp | 全加算回路 |
| US4766565A (en) * | 1986-11-14 | 1988-08-23 | International Business Machines Corporation | Arithmetic logic circuit having a carry generator |
| IT1210751B (it) * | 1987-05-20 | 1989-09-20 | Cselt Centro Studi Lab Telecom | Sommatore veloce in tecnologia c mos |
| JPH01228023A (ja) * | 1988-03-08 | 1989-09-12 | Nec Corp | 全加算器 |
| JP2636749B2 (ja) * | 1994-09-08 | 1997-07-30 | 日本電気株式会社 | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 |
| US5875124A (en) * | 1995-02-22 | 1999-02-23 | Texas Instruments Japan Ltd. | Full adder circuit |
| FR2734675B1 (fr) * | 1995-05-24 | 1997-08-14 | Sgs Thomson Microelectronics | Circuit logique combinatoire |
| JP3185622B2 (ja) * | 1995-08-24 | 2001-07-11 | 松下電器産業株式会社 | 全減算器 |
| JP3351672B2 (ja) * | 1995-12-20 | 2002-12-03 | 株式会社東芝 | 加算器 |
| JP3678512B2 (ja) | 1996-08-29 | 2005-08-03 | 富士通株式会社 | 乗算回路、該乗算回路を構成する加算回路、該乗算回路の部分積ビット圧縮方法、および、該乗算回路を適用した大規模半導体集積回路 |
| KR100476866B1 (ko) * | 1997-09-04 | 2005-08-29 | 삼성전자주식회사 | 컴플리멘탈모오스형전가산회로 |
| US6356112B1 (en) | 2000-03-28 | 2002-03-12 | Translogic Technology, Inc. | Exclusive or/nor circuit |
| US8135768B2 (en) * | 2005-03-02 | 2012-03-13 | Mtekvision Co., Ltd. | Adder with reduced capacitance |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5841533B2 (ja) * | 1975-10-31 | 1983-09-13 | 日本電気株式会社 | ゼンカゲンサンカイロ |
| DE3035631A1 (de) * | 1980-09-20 | 1982-05-06 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Binaerer mos-paralleladdierer |
| US4471454A (en) * | 1981-10-27 | 1984-09-11 | Ibm Corporation | Fast, efficient, small adder |
| US4449197A (en) * | 1982-03-10 | 1984-05-15 | Bell Telephone Laboratories, Incorporated | One-bit full adder circuit |
| US4541067A (en) * | 1982-05-10 | 1985-09-10 | American Microsystems, Inc. | Combinational logic structure using PASS transistors |
| FR2528596A1 (fr) * | 1982-06-09 | 1983-12-16 | Labo Cent Telecommunicat | Cellule d'addition binaire a trois entrees a propagation rapide de la somme, realisee en circuit integre |
-
1983
- 1983-01-28 JP JP58013458A patent/JPS59139447A/ja active Granted
-
1984
- 1984-01-25 US US06/573,718 patent/US4601007A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4601007A (en) | 1986-07-15 |
| JPS59139447A (ja) | 1984-08-10 |
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