JPS6055439A - テコ−ダ回路 - Google Patents
テコ−ダ回路Info
- Publication number
- JPS6055439A JPS6055439A JP58163502A JP16350283A JPS6055439A JP S6055439 A JPS6055439 A JP S6055439A JP 58163502 A JP58163502 A JP 58163502A JP 16350283 A JP16350283 A JP 16350283A JP S6055439 A JPS6055439 A JP S6055439A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- output
- transfer gate
- tri
- decoder circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/502—Half adders; Full adders consisting of two cascaded half adders
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- Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はｈｉＯ８）９ンジスタで構成するに適したディ
ジタル乗算器、特に変形Ｂ ｏｏ ｔｈのアルゴリズム
を用いた並列型ディジタル乗算器のデコーダ回路に関す
るものである。
ジタル乗算器、特に変形Ｂ ｏｏ ｔｈのアルゴリズム
を用いた並列型ディジタル乗算器のデコーダ回路に関す
るものである。
従来例の構成とその問題点
並列型ディジタル乗算器は最近ますます応用範囲が拡大
されつつあシ、そのＬＳＩ化が進みつつある。ＬＳＩ化
された並列型ディジタル乗算器において特に高速な乗算
速度が要求されるものに関しては、変形Ｂｏｏｔｈのア
ルゴリズムに基いて構成される。この変形Ｂｏｏ ｔｈ
のアルゴリズムを説明すると、Ｘを被乗数、Ｙを乗数と
し各々２の補数で表わされているものとすると乗算結果
は次の如く表わすことができる。
されつつあシ、そのＬＳＩ化が進みつつある。ＬＳＩ化
された並列型ディジタル乗算器において特に高速な乗算
速度が要求されるものに関しては、変形Ｂｏｏｔｈのア
ルゴリズムに基いて構成される。この変形Ｂｏｏ ｔｈ
のアルゴリズムを説明すると、Ｘを被乗数、Ｙを乗数と
し各々２の補数で表わされているものとすると乗算結果
は次の如く表わすことができる。
ただし、ｙ０＝０である。
ココテＰＰ１−（ｙ２ｉ十ｙ２１＋１−２ｙ２１＋２）
・ｘハ部分積であり、その値は連続するＹ０３ビットの
パタ−７に応じてＯ１±Ｘ、±２ｘのいずれかの値をと
る。部分積の数はＹのビット数の約半分とな９、これに
応じてこれら部分積を加算する時間も半減し高速な乗算
が可能となる。並列型ディジタル乗算器は通常、部分積
を生成し前段から送出される部分和に加算し次段に部分
和を送出するセルと、このセルに０．±Ｘ、±２ｘのい
ずれかの部分積を生成させるかを制御するセルとから構
成され、後者は特にＢｏｏｔｈのデコーダ回路と呼ばれ
ている。
・ｘハ部分積であり、その値は連続するＹ０３ビットの
パタ−７に応じてＯ１±Ｘ、±２ｘのいずれかの値をと
る。部分積の数はＹのビット数の約半分とな９、これに
応じてこれら部分積を加算する時間も半減し高速な乗算
が可能となる。並列型ディジタル乗算器は通常、部分積
を生成し前段から送出される部分和に加算し次段に部分
和を送出するセルと、このセルに０．±Ｘ、±２ｘのい
ずれかの部分積を生成させるかを制御するセルとから構
成され、後者は特にＢｏｏｔｈのデコーダ回路と呼ばれ
ている。
Ｂｏｏｔｈのデコーダ回路は制御出力としてＯ２±ｘ、
±２ｘの代りＫＸｌ、Ｘ２．ＮＯａ本’ｒ持ち、Ｘｌ
はＸを部分積とすることを、ｘ２は２ｘを部分積とする
ことを、Ｎは部分積を負数にすることを夫々表わしてお
り、連続するＹの３ピントのパターンとは次に示す表の
如く対応している。
±２ｘの代りＫＸｌ、Ｘ２．ＮＯａ本’ｒ持ち、Ｘｌ
はＸを部分積とすることを、ｘ２は２ｘを部分積とする
ことを、Ｎは部分積を負数にすることを夫々表わしてお
り、連続するＹの３ピントのパターンとは次に示す表の
如く対応している。
以下余白
Ｘｌ、Ｘ２．Ｎは夫々次のような論理式で表わすことが
でき、 ｘ１＝ｙ２．■３’２ｉ＋１ （■は排他的論理和）・
・・（２）ｘ２°Ｖ２ｉ”５’２ｉ＋１＠ｙ２ｉ＋２
＋ｙ２ｔ ” Ｙ２ｉ＋１・Ｙ２ｉ＋２ ・・・・・・
・・・・・−＠）Ｎ”” ｙ２ｔ＋２ ・・・・・・・
・・・・・（４）この結果Ｂｏｏｔｈのデコーダ回路は
第１図に示す如き回路で実現される。同図において１〜
３は連続スるＹ（Ｙの反転）の３ビツトの入力信号線η
百、弓７宜、弓覆； であり、４〜６は夫々Ｘ１．Ｘ２
．Ｎ に相当する市１ｊ御出力線である。
でき、 ｘ１＝ｙ２．■３’２ｉ＋１ （■は排他的論理和）・
・・（２）ｘ２°Ｖ２ｉ”５’２ｉ＋１＠ｙ２ｉ＋２
＋ｙ２ｔ ” Ｙ２ｉ＋１・Ｙ２ｉ＋２ ・・・・・・
・・・・・−＠）Ｎ”” ｙ２ｔ＋２ ・・・・・・・
・・・・・（４）この結果Ｂｏｏｔｈのデコーダ回路は
第１図に示す如き回路で実現される。同図において１〜
３は連続スるＹ（Ｙの反転）の３ビツトの入力信号線η
百、弓７宜、弓覆； であり、４〜６は夫々Ｘ１．Ｘ２
．Ｎ に相当する市１ｊ御出力線である。
しかしながら、第１図の回路を通常の０ＭＯ８論理ゲー
トで構成するとトランジスタ数が２８個必要であり、ま
た６人力０Ｒ−ＮＡＮＤゲートのような速度が遅く、信
号線駆動能力が劣る複合ゲートを含んでしまい高集積化
、高速化が困難であった０ 発明の目的 本発明はこのような従来の問題に鑑みてなされたもので
、その目的とするところは、回路の総素子数を低減し、
高速化、高集積化を図ったＢｏｏｔｈのデコー回路を提
供するものである。
トで構成するとトランジスタ数が２８個必要であり、ま
た６人力０Ｒ−ＮＡＮＤゲートのような速度が遅く、信
号線駆動能力が劣る複合ゲートを含んでしまい高集積化
、高速化が困難であった０ 発明の目的 本発明はこのような従来の問題に鑑みてなされたもので
、その目的とするところは、回路の総素子数を低減し、
高速化、高集積化を図ったＢｏｏｔｈのデコー回路を提
供するものである。
発明の構成
本発明はトランスファ・ゲートとトライステート・イン
バータを効果的に用いることにより、速度の遅い多入力
複合ゲートを用いることなく総素子数の低減を図ったＢ
ｏｏｔｈのデコーダ回路を実現するものである。
バータを効果的に用いることにより、速度の遅い多入力
複合ゲートを用いることなく総素子数の低減を図ったＢ
ｏｏｔｈのデコーダ回路を実現するものである。
実施例の説明
第２図は本発明の第１の実施例におけるＢｏｏｔｈのデ
コーダ回路を示し、同図の１〜６は第１図の１〜６に同
じく、７はトランスファ・ゲート、８はトライステート
・インノ（−タ、９はＮＯＲＯＲゲルトｏはＡＮＤ−Ｎ
ＯＲゲート、１１はＮＡＮＤゲート、１２はインバータ
であり、夫々ＣＭＯ８構成のゲートである。
コーダ回路を示し、同図の１〜６は第１図の１〜６に同
じく、７はトランスファ・ゲート、８はトライステート
・インノ（−タ、９はＮＯＲＯＲゲルトｏはＡＮＤ−Ｎ
ＯＲゲート、１１はＮＡＮＤゲート、１２はインバータ
であり、夫々ＣＭＯ８構成のゲートである。
（３）式は次式の如く変形することができる。
ｘ２”ｙ２ｉ ”２ｉ＋Ｉ １１ｙ２ｉ＋２”ｙ２ｉ
”２ｉ＋１ ａｙ２ｉ＋２この式の意味するところは、
ｙ２□＋２ が高論理レベルの時運とｉπ石とのＮＡＮ
Ｄ出力を反転して出力とし、ｙ２ｉ＋２ が低論理レベ
ルの時ｙｚｉとｙ２ ｉ ＋１ とのＮＯＲ出力をその
まま出力とするということである。したがって前者に対
してはトライステート・インノく一夕８ ｆ： ７２
ｉ ＋２で活性化することによって、後者に対してはト
ランスファ・ゲート７をｙ２ｔ＋２で活性化することに
よって各々の場合の出力を得ることができる０可と５７
石 とのＮＯＲ出力は第１図または第２図に示した如＜
ｘ１信号を得る過程で得ることができるので新たにＮＡ
ＮＤゲートヲ付加するだけでよい。Ｘｌ、Ｎ信号は従来
例と同じゲート構成で得ている。
”２ｉ＋１ ａｙ２ｉ＋２この式の意味するところは、
ｙ２□＋２ が高論理レベルの時運とｉπ石とのＮＡＮ
Ｄ出力を反転して出力とし、ｙ２ｉ＋２ が低論理レベ
ルの時ｙｚｉとｙ２ ｉ ＋１ とのＮＯＲ出力をその
まま出力とするということである。したがって前者に対
してはトライステート・インノく一夕８ ｆ： ７２
ｉ ＋２で活性化することによって、後者に対してはト
ランスファ・ゲート７をｙ２ｔ＋２で活性化することに
よって各々の場合の出力を得ることができる０可と５７
石 とのＮＯＲ出力は第１図または第２図に示した如＜
ｘ１信号を得る過程で得ることができるので新たにＮＡ
ＮＤゲートヲ付加するだけでよい。Ｘｌ、Ｎ信号は従来
例と同じゲート構成で得ている。
以上のように、本実施例によれば、トランスファ・ゲー
ト７とトライステート・インバータ８を効果的に用い、
ｙ２ｉ＋２の論理レベルによって所望の出力が得られる
ように相補的に活性にすることにより、従来２８個必要
であったトランジスタを２２個に減することができる。
ト７とトライステート・インバータ８を効果的に用い、
ｙ２ｉ＋２の論理レベルによって所望の出力が得られる
ように相補的に活性にすることにより、従来２８個必要
であったトランジスタを２２個に減することができる。
また従来例の如く多入力複合ゲートを用いていないため
信号の伝搬が速く信号線の駆動能力も従来例の場合より
も高い。
信号の伝搬が速く信号線の駆動能力も従来例の場合より
も高い。
発明の効果
以上のように、本発明はトランスファーゲートとトライ
ステート・インバータ金相補的に活性にして夫々ＮＯＲ
出力を正転し、ＮＡＮＤ出力を反転して出力することに
より、構成トランジスタ数を低減し、信号の伝搬も高速
にすることができる優れたＢｏｏｔｈのデコーダ回路を
実現できるものである。
ステート・インバータ金相補的に活性にして夫々ＮＯＲ
出力を正転し、ＮＡＮＤ出力を反転して出力することに
より、構成トランジスタ数を低減し、信号の伝搬も高速
にすることができる優れたＢｏｏｔｈのデコーダ回路を
実現できるものである。
第１図は従来のＢｏｏｔｈのデコーダ回路図、第２図は
本発明の一実施例におけるＢｏｏｔｈのデコーダ回路図
である。 １〜３・・・・・・連続するＹの３ビツトの大刀信号線
、４〜６・・・・・・ｘｌ、ｘ２．Ｎに相当する制御出
力線、７・・・・・トランスファ・ゲート、８・・・・
・トライステート・インバータ。
本発明の一実施例におけるＢｏｏｔｈのデコーダ回路図
である。 １〜３・・・・・・連続するＹの３ビツトの大刀信号線
、４〜６・・・・・・ｘｌ、ｘ２．Ｎに相当する制御出
力線、７・・・・・トランスファ・ゲート、８・・・・
・トライステート・インバータ。
Claims (1)
- 第１．第２の入力信号を入力とするＮＯＲゲートと、前
記第１．第２の入力信号を入力とするＮＡＮＤゲートと
、前記ＮＯＲゲートの出力を入力とするトランスファ・
ゲートと、前記ＮＡＮＤゲートの出力を入力とし、出力
が前記トランスファ・ゲートの出力と共通接続されたト
ライステート・インバータとを具備し、前記トランスフ
ァ・ゲートと前記トライステート・インバータとが第３
の入力信号の論理レベルに応じて相補的に活性となるよ
うに構成して、前記トランスファ・ゲートの出力に出力
信号を得ることを特徴とするデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163502A JPS6055439A (ja) | 1983-09-05 | 1983-09-05 | テコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163502A JPS6055439A (ja) | 1983-09-05 | 1983-09-05 | テコ−ダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6055439A true JPS6055439A (ja) | 1985-03-30 |
Family
ID=15775077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58163502A Pending JPS6055439A (ja) | 1983-09-05 | 1983-09-05 | テコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055439A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293343A (ja) * | 1986-06-11 | 1987-12-19 | Toshiba Corp | ブ−ス変換回路 |
| JPH03176734A (ja) * | 1989-12-05 | 1991-07-31 | Sharp Corp | 並列形乗算器用エンコーダ |
-
1983
- 1983-09-05 JP JP58163502A patent/JPS6055439A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293343A (ja) * | 1986-06-11 | 1987-12-19 | Toshiba Corp | ブ−ス変換回路 |
| JPH0448254B2 (ja) * | 1986-06-11 | 1992-08-06 | Tokyo Shibaura Electric Co | |
| JPH03176734A (ja) * | 1989-12-05 | 1991-07-31 | Sharp Corp | 並列形乗算器用エンコーダ |
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