JPS61168040A - キヤリ・ルツク・アヘツド付加算器 - Google Patents
キヤリ・ルツク・アヘツド付加算器Info
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- JPS61168040A JPS61168040A JP60007371A JP737185A JPS61168040A JP S61168040 A JPS61168040 A JP S61168040A JP 60007371 A JP60007371 A JP 60007371A JP 737185 A JP737185 A JP 737185A JP S61168040 A JPS61168040 A JP S61168040A
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- JP
- Japan
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- carry
- signal
- output
- gate
- propagation
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
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- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、６ＭＯ８により構成されて静的に動作する
キャリ・ルック・アヘッド付加算器に関するものである
。
キャリ・ルック・アヘッド付加算器に関するものである
。
従来この稽の並列加算器において、キャリをどのように
伝播させるかは加算器の性能に大きく影響する重要な問
題であり、種々の回路が発明されている。その一つの方
式としてマンチェスタ、型キャリ伝播回路がある。
伝播させるかは加算器の性能に大きく影響する重要な問
題であり、種々の回路が発明されている。その一つの方
式としてマンチェスタ、型キャリ伝播回路がある。
第２図は例えばＣ，ミード＃Ｌ、コンウェイ共著の「超
ＬＳＩシステム入門」に掲載されているマンチェスタ型
キャリ伝播回路の回路に若干の変更を加えた回路図であ
る。この第２図は並列加算器内のキャリを生成、抹消、
伝播する回路を抜粋して回路図にしたものであり、４ビ
ット分のキャリ生成、抹消、伝播回路２１〜２４（以下
キャリブロックと呼ぶ）と、その出力部に減衰した信号
レベルを回復し、遅延時間を短くする為のインバータの
２段を付加したブロックで構成したものである。図中、
ＰＣはプリチャージ信号、Ｋｏ％Ｋ。
ＬＳＩシステム入門」に掲載されているマンチェスタ型
キャリ伝播回路の回路に若干の変更を加えた回路図であ
る。この第２図は並列加算器内のキャリを生成、抹消、
伝播する回路を抜粋して回路図にしたものであり、４ビ
ット分のキャリ生成、抹消、伝播回路２１〜２４（以下
キャリブロックと呼ぶ）と、その出力部に減衰した信号
レベルを回復し、遅延時間を短くする為のインバータの
２段を付加したブロックで構成したものである。図中、
ＰＣはプリチャージ信号、Ｋｏ％Ｋ。
はキャリ抹消信号、Ｐｏ”Ｐｓはキャリ伝播信号、ＣＩ
Ｎはキャリ入力、ＣＯＵＴはキャリ出力である。
Ｎはキャリ入力、ＣＯＵＴはキャリ出力である。
なお、図中のトランジスタは全てＮＭＯＳトランジスタ
で構成されている。
で構成されている。
次て、この回路の動作を説明する。この回路は２段のタ
イミングで動作するので、これらのタイミングをタイミ
ングＡ、タンミングＢと呼んで以下説明する。
イミングで動作するので、これらのタイミングをタイミ
ングＡ、タンミングＢと呼んで以下説明する。
まず、タンミングＡではプリチャージ信号ＰＣによりキ
ャリヤ人力ＣＩＮからキャリヤ出力ＣＯＵＴまでのキャ
リ伝播経路をプリチャージして「高ｊレベルにする。こ
のとき、入力オペランドからプリチャージ信号ＰＣとキ
ャリ抹消信号Ｋ。−Ｋ。
ャリヤ人力ＣＩＮからキャリヤ出力ＣＯＵＴまでのキャ
リ伝播経路をプリチャージして「高ｊレベルにする。こ
のとき、入力オペランドからプリチャージ信号ＰＣとキ
ャリ抹消信号Ｋ。−Ｋ。
を進備するが、これらの信号自身は「低」レベルにし、
夫々制御するトランジスタは予め高インピーダンスにさ
れている。
夫々制御するトランジスタは予め高インピーダンスにさ
れている。
次に、タイミングＢでプリチャージ信号ＰＣとキャリ抹
消信号Ｉ（。〜に、に従ってキャリの伝播と抹消を行な
う。この場合、プリチャージ信号ＰＣがアクティブのと
きは下位のキャリを伝播してこのビットのキャリとし、
キャリ抹消信号に０〜に、がアクティブのときはディス
チャージしてキャリを低レベルにする。尚、予めプリチ
ャージしであるので、キャリを生成して「高」レベルに
する場合はタイミングＢでは何もする必要はない。
消信号Ｉ（。〜に、に従ってキャリの伝播と抹消を行な
う。この場合、プリチャージ信号ＰＣがアクティブのと
きは下位のキャリを伝播してこのビットのキャリとし、
キャリ抹消信号に０〜に、がアクティブのときはディス
チャージしてキャリを低レベルにする。尚、予めプリチ
ャージしであるので、キャリを生成して「高」レベルに
する場合はタイミングＢでは何もする必要はない。
この回路ではプリチャージ信号ＰＣやキャリ抹消信号に
０〜に、は全ビットで同時に定まるので、あるビットで
キャリを生成、または抹消する動作は速いが、プリチャ
ージ信号ＰＣがアクティブであるビットが連続した場合
には、下位で生成、もしくは抹消したキャリを１ピツト
ごとにトランスミッションゲートな経由して伝播させる
ため遅くなる。
０〜に、は全ビットで同時に定まるので、あるビットで
キャリを生成、または抹消する動作は速いが、プリチャ
ージ信号ＰＣがアクティブであるビットが連続した場合
には、下位で生成、もしくは抹消したキャリを１ピツト
ごとにトランスミッションゲートな経由して伝播させる
ため遅くなる。
そこで、この場合のキャリ伝播時間を短縮するための手
段として第３図の回路図に示す回路が考えられる。この
回路は第２図の回路にキャリブロック２１〜２４の全て
のビットかプリチャージ信号ＰＣでアクティブになった
場合にのみ、キャリブロック２１〜２４からのキャリ入
力信号をそのままキャリ出力信号とするキャリ・ルック
・アヘッド回路３０を付加したものである。
段として第３図の回路図に示す回路が考えられる。この
回路は第２図の回路にキャリブロック２１〜２４の全て
のビットかプリチャージ信号ＰＣでアクティブになった
場合にのみ、キャリブロック２１〜２４からのキャリ入
力信号をそのままキャリ出力信号とするキャリ・ルック
・アヘッド回路３０を付加したものである。
この第３図の回路の動作はほとんどの場合、第２図の回
路と同じであるが、前記のようにキャリブロック２１〜
２４の全てのビットでプリチャージ信号ＰＣがアクティ
ブになった場合は、キャリ・ルック・アヘッド回路３０
によりキャリ入力ＣＩＮをその１１キヤリ出力ＣＯＵＴ
として出力する。
路と同じであるが、前記のようにキャリブロック２１〜
２４の全てのビットでプリチャージ信号ＰＣがアクティ
ブになった場合は、キャリ・ルック・アヘッド回路３０
によりキャリ入力ＣＩＮをその１１キヤリ出力ＣＯＵＴ
として出力する。
ただし、この場合も、キャリブロック２１〜２４丙の各
ビットへのキャリ信号はトランスミッションゲートを伝
播させる。
ビットへのキャリ信号はトランスミッションゲートを伝
播させる。
従来のキャリ・ルック・アヘッド付加算器は以上のよう
に構成されているので、キャリブロックにおけるキャリ
を伝播する回路をあらかじめプリチャージする動作をさ
せているため、信号設定などのタイミング条件がきびし
く、また、これを静的に動作させた場合には論理「１」
信号の伝播時間と論理ｒＯＪ信号の伝播時間に大きな差
が生ずるという問題点があった。
に構成されているので、キャリブロックにおけるキャリ
を伝播する回路をあらかじめプリチャージする動作をさ
せているため、信号設定などのタイミング条件がきびし
く、また、これを静的に動作させた場合には論理「１」
信号の伝播時間と論理ｒＯＪ信号の伝播時間に大きな差
が生ずるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、キャリの伝播を静的に行なうとともにトラン
スミッションゲートにおける論理「１」信号と論理「０
」信号の伝播時間を同一時間とし、かつＴＧで減衰し良
信号レベルを回復する機能を持つキャリ・ルック・アヘ
ッド回路付加算器を得ることを目的とする。
たもので、キャリの伝播を静的に行なうとともにトラン
スミッションゲートにおける論理「１」信号と論理「０
」信号の伝播時間を同一時間とし、かつＴＧで減衰し良
信号レベルを回復する機能を持つキャリ・ルック・アヘ
ッド回路付加算器を得ることを目的とする。
この発明に係るキャリ・ルック・アヘッド付加算器は、
ＮＭＯＳトランジスタとこのＮＭＯＳトランジスタより
駆動能力の大きいＰＭＯＳトランジスタとを直列接続し
、キャリの生成、抹消を行なう複数のキャリブロックと
、これらキャリブロックの出力信号及びキャリ入力を、
キャリ伝播信号に基づいて択一人力し、０ＭＯ８論理に
よる複数のゲートによって構成したキャリ・ルック・ア
ヘッド回路とを備えたものである。
ＮＭＯＳトランジスタとこのＮＭＯＳトランジスタより
駆動能力の大きいＰＭＯＳトランジスタとを直列接続し
、キャリの生成、抹消を行なう複数のキャリブロックと
、これらキャリブロックの出力信号及びキャリ入力を、
キャリ伝播信号に基づいて択一人力し、０ＭＯ８論理に
よる複数のゲートによって構成したキャリ・ルック・ア
ヘッド回路とを備えたものである。
この発明におけるキャリ・ルック・アヘッド付加算器は
、キャリ・ルック・アヘッド回路がキャリ入力とキャリ
ブロックからの出力信号を択一するため一方の信号の安
定・不安定にかかわらずキャリ信号を出力し、かつキャ
リブロックからの出力信号をＣＭＯＳによる論理ゲート
で経由させるので減衰した信号レベルを回復できるとと
もに、キャリブロックのキャリ生成、抹消回路が高信号
と低信号の伝播時間を同一にする。
、キャリ・ルック・アヘッド回路がキャリ入力とキャリ
ブロックからの出力信号を択一するため一方の信号の安
定・不安定にかかわらずキャリ信号を出力し、かつキャ
リブロックからの出力信号をＣＭＯＳによる論理ゲート
で経由させるので減衰した信号レベルを回復できるとと
もに、キャリブロックのキャリ生成、抹消回路が高信号
と低信号の伝播時間を同一にする。
以下、この発明の一実施例を図について説明する。第１
図は、この発明におけるキャリ・ルック・アヘッド付加
算器の１ブロツクを４ビツト構成とした場合の１ブロツ
ク分のキャリ生成、抹消、伝播を行なう回路を示し九回
路図である。
図は、この発明におけるキャリ・ルック・アヘッド付加
算器の１ブロツクを４ビツト構成とした場合の１ブロツ
ク分のキャリ生成、抹消、伝播を行なう回路を示し九回
路図である。
図において、ＧＯ〜Ｇ、はキャリ生成信号である。
この第１図の回路は、各ビットごとにキャリ伝播信号Ｐ
０〜Ｐ、により制御されるキャリ伝播回路１ａ〜４ａと
、キャリ生成信号００〜Ｇ、及びキャリ抹消信号に０〜
に、により制御されるキャリ生成抹消回路１ｂ〜４ｂと
が夫々接続された複数のキャリブロック１〜４と、キャ
リ入力信号５と出力信号６を入力し、キャリ伝播Ｐ、−
Ｐ、の値によりそれらの信号５．６を択一するキャリ・
ルック・アヘッド回路１０とから構成されている。
０〜Ｐ、により制御されるキャリ伝播回路１ａ〜４ａと
、キャリ生成信号００〜Ｇ、及びキャリ抹消信号に０〜
に、により制御されるキャリ生成抹消回路１ｂ〜４ｂと
が夫々接続された複数のキャリブロック１〜４と、キャ
リ入力信号５と出力信号６を入力し、キャリ伝播Ｐ、−
Ｐ、の値によりそれらの信号５．６を択一するキャリ・
ルック・アヘッド回路１０とから構成されている。
また、上記キャリ・ルック・アヘッド回路１０内の各ゲ
ート１０ａ〜１０ｅＶｉ全て０ＭＯ８論理ゲートであり
、特にゲート１０ｅとのキャリ生成・抹消回路１ｂ〜４
ｂのＮＭＯＳトランジスタ１ｃ〜４ＣとＰＭＯＳトラン
ジスタ１ｄ〜４ｄからなるトランジスタペアにおいては
、ＰＭＯＳトランジスタ１ｄ〜４ｄの駆動能力をＮＭＯ
８トランジスタＩＣ〜４Ｃの駆動能力より大きくしであ
る。
ート１０ａ〜１０ｅＶｉ全て０ＭＯ８論理ゲートであり
、特にゲート１０ｅとのキャリ生成・抹消回路１ｂ〜４
ｂのＮＭＯＳトランジスタ１ｃ〜４ＣとＰＭＯＳトラン
ジスタ１ｄ〜４ｄからなるトランジスタペアにおいては
、ＰＭＯＳトランジスタ１ｄ〜４ｄの駆動能力をＮＭＯ
８トランジスタＩＣ〜４Ｃの駆動能力より大きくしであ
る。
また、図のキャリ・ルック・アヘッド回路１０において
グー）１０ａはキャリ伝播信号Ｐ０〜Ｐ。
グー）１０ａはキャリ伝播信号Ｐ０〜Ｐ。
をチェックするための４人力ＮＡＮＤゲートを用い、ま
たゲート１０ｂはゲート１０ａの出力を反転するための
インバータを用い、かつグー）１０ｃとゲート１０ｄは
ゲート１０ａとゲート１０ｂの出力に従って前記キャリ
入力信号５と出力信号６のうち一方を選択するための２
人力ＮＡＮＤゲートを用いる。さらに、ゲートｌＯｅは
ゲート１０ｃと１０ｄの出力を１つにまとめ、かつ次段
の図示しないトランスミッションゲートを駆動するため
２人力ＮＡＮＤゲートを用いる。
たゲート１０ｂはゲート１０ａの出力を反転するための
インバータを用い、かつグー）１０ｃとゲート１０ｄは
ゲート１０ａとゲート１０ｂの出力に従って前記キャリ
入力信号５と出力信号６のうち一方を選択するための２
人力ＮＡＮＤゲートを用いる。さらに、ゲートｌＯｅは
ゲート１０ｃと１０ｄの出力を１つにまとめ、かつ次段
の図示しないトランスミッションゲートを駆動するため
２人力ＮＡＮＤゲートを用いる。
次にこのような構成からなる一実施例の動作を第１図を
参照しながら説明する。加算が開始されると、図示しな
い外部の２つの入力オペランドからますキャリ伝播信号
Ｐ６’＝Ｐｌ、キャリ生成Ｇ、−ｚＧ、 、キャリ抹消
信号に０〜に、の各信号が全ビット同時に決定される。
参照しながら説明する。加算が開始されると、図示しな
い外部の２つの入力オペランドからますキャリ伝播信号
Ｐ６’＝Ｐｌ、キャリ生成Ｇ、−ｚＧ、 、キャリ抹消
信号に０〜に、の各信号が全ビット同時に決定される。
その後、各キャリ生成、抹消回路１ｂ〜４ｂからの信号
がアクティブの場合はキャリを生成、もしくは抹消する
ことによりキャリを定める。また、キャリ伝播信号Ｐ０
〜Ｐｌがアクティブの場合は下位からキャリブロック１
〜４を経由してキャリが伝播され、このピッ 。
がアクティブの場合はキャリを生成、もしくは抹消する
ことによりキャリを定める。また、キャリ伝播信号Ｐ０
〜Ｐｌがアクティブの場合は下位からキャリブロック１
〜４を経由してキャリが伝播され、このピッ 。
トのキャリが定まる。なお、この第１図の回路は静的に
動作するので、キャリ伝播の過程において「高」レベル
から「低」レベルの変化も「低」レベルから「高」レベ
ルの変化もおこり得る。
動作するので、キャリ伝播の過程において「高」レベル
から「低」レベルの変化も「低」レベルから「高」レベ
ルの変化もおこり得る。
次にキャリ・ルック・アヘッド回路１０の動作を説明す
る。グー）１０ａ、１０ｂの働きにより全ビットでキャ
リ伝播信号Ｐ ｏ ” Ｐ ｓがアクティブの場合はグ
ー）１０ｃに低信号が、ゲート１０ｄＫは高信号が入力
され、その他の場合はゲート１０ｃに高信号が、グー）
１０ｄには低信号が入力される。
る。グー）１０ａ、１０ｂの働きにより全ビットでキャ
リ伝播信号Ｐ ｏ ” Ｐ ｓがアクティブの場合はグ
ー）１０ｃに低信号が、ゲート１０ｄＫは高信号が入力
され、その他の場合はゲート１０ｃに高信号が、グー）
１０ｄには低信号が入力される。
グー）１０ｃ、１０ｄはその真理値表から入力の一方が
「低」レベルなら出力は常に「高」レベル、一方が「高
」レベルなら出力は他の入力の反転値を出力する。従っ
て、上記のように全ビットでアクティブの場合はグー）
１０ｃの出力は常に「高」レベル、グー）１０ｄの出力
はＣＩＮとなりゲート１０ｅの出力すなわちキャリ出力
ｃｏｕ’ｒはキャリ入力ＣＩＮとなる。この際に１ ゲ
ート１０ａ。
「低」レベルなら出力は常に「高」レベル、一方が「高
」レベルなら出力は他の入力の反転値を出力する。従っ
て、上記のように全ビットでアクティブの場合はグー）
１０ｃの出力は常に「高」レベル、グー）１０ｄの出力
はＣＩＮとなりゲート１０ｅの出力すなわちキャリ出力
ｃｏｕ’ｒはキャリ入力ＣＩＮとなる。この際に１ ゲ
ート１０ａ。
１０ｂ、１０ｃの出力はキャリ伝播信号Ｐ０〜Ｐ。
が定まるとすぐに定まるから、キャリ出力ＣＯＵＴはブ
ロック内部のキャリの伝播状況ＫかかわりなくキャリＣ
ｌＮ４Ｃより定まる。次に全ビットがアクティブでない
、その他の場合はアクティブである場合と同様の理由で
キャリ入力ＣＩＮの値にかかわらず、キャリブロック１
〜４内部で生成され、伝播された出力信号６がキャリ出
力ｃｏｕ’ｒとなる。
ロック内部のキャリの伝播状況ＫかかわりなくキャリＣ
ｌＮ４Ｃより定まる。次に全ビットがアクティブでない
、その他の場合はアクティブである場合と同様の理由で
キャリ入力ＣＩＮの値にかかわらず、キャリブロック１
〜４内部で生成され、伝播された出力信号６がキャリ出
力ｃｏｕ’ｒとなる。
この回路の最終段のゲートｌｏｅ及びキャリ生成、抹消
回路１ｂ〜４ｂのトランジスタペアは条件によって１段
から４段の図示しない外部のトランスミッションゲート
な駆動することになる。一般にトランスミッションゲー
トでは高信号の伝播には低信号の伝播に比べて数倍の時
間が必要であるが、これらのゲート１０ａ〜１０ｅ及び
ＰＭＯＳトランジスタ１ｄ〜４ｄ及びＮＭＯＳトランジ
スタＩＣ〜４Ｃからなるトランジスタベアでは既に述べ
たようにＰＭＯＳトランジスタ１ｄ〜４ｄの駆動能力な
ＮＭＯＳトランジスタＩＣ〜４Ｃの駆動能力より大きく
しであるので高信号も低信号も同じ伝播時間で伝わる。
回路１ｂ〜４ｂのトランジスタペアは条件によって１段
から４段の図示しない外部のトランスミッションゲート
な駆動することになる。一般にトランスミッションゲー
トでは高信号の伝播には低信号の伝播に比べて数倍の時
間が必要であるが、これらのゲート１０ａ〜１０ｅ及び
ＰＭＯＳトランジスタ１ｄ〜４ｄ及びＮＭＯＳトランジ
スタＩＣ〜４Ｃからなるトランジスタベアでは既に述べ
たようにＰＭＯＳトランジスタ１ｄ〜４ｄの駆動能力な
ＮＭＯＳトランジスタＩＣ〜４Ｃの駆動能力より大きく
しであるので高信号も低信号も同じ伝播時間で伝わる。
また、いかなる場合でもキャリ信号はキャリ・ルック・
アヘッド回路１０内で論理ゲート２段を経由して後段の
図示しないブロックに出力されるので、キャリブロック
１〜４を伝播して減衰した信号レベルは、必ずこのキャ
リ・ルック・アヘッド回路１０で回復する。
アヘッド回路１０内で論理ゲート２段を経由して後段の
図示しないブロックに出力されるので、キャリブロック
１〜４を伝播して減衰した信号レベルは、必ずこのキャ
リ・ルック・アヘッド回路１０で回復する。
なお、上記実施例ではキャリ・ルック・アヘッド回路１
０をＣＭＯＳ論理のゲート１０ａ〜１０ｅで構成したが
、一部にトランスミッションゲートを用いて構成するこ
ともできる。
０をＣＭＯＳ論理のゲート１０ａ〜１０ｅで構成したが
、一部にトランスミッションゲートを用いて構成するこ
ともできる。
以上のように、この発明によれば静的に動作し、かつ、
論理「１」信号と論理「０」信号の伝播時間が同一とな
るよう構成したので、動作速度と回路の簡便さを維持し
ながら、よりゆるやかな動作タイミングで動作するキャ
リ・ルック・アヘッド付加算器が得られる効果がある。
論理「１」信号と論理「０」信号の伝播時間が同一とな
るよう構成したので、動作速度と回路の簡便さを維持し
ながら、よりゆるやかな動作タイミングで動作するキャ
リ・ルック・アヘッド付加算器が得られる効果がある。
第１図はこの発明の一実施例によるキャリ・ルック・ア
ヘッド付加算器を示す回路図、第２図は従来のキャリ・
ルック・アヘッド付加算器のマンチェスタ型キャリ伝播
回路を示す回路図、第３図は従来のキャリ・ルック・ア
ヘッド付加算器のキャリ伝播部を示す回路図である。 図において、１〜４はキャリブロック、 １ａ〜４ａ
はキャリ伝播回路、 １ｂ〜４ｂはキャリ生成、抹消
回路、 ＩＣ−４ＣはＮＭＯＳトランジスタ、 １
ｄ〜４ｄはＰＭＯＳトランジスタ、 ５けキャリ入力
信号、 ６は出力信号、 １０はキャリ・ルック・
アヘッド回路、 １０３〜１０ｅはゲート、 １１
〜１４はキャリ伝播信号である。 なお、各図中、同一符号は同−又は相当部分を示す。
ヘッド付加算器を示す回路図、第２図は従来のキャリ・
ルック・アヘッド付加算器のマンチェスタ型キャリ伝播
回路を示す回路図、第３図は従来のキャリ・ルック・ア
ヘッド付加算器のキャリ伝播部を示す回路図である。 図において、１〜４はキャリブロック、 １ａ〜４ａ
はキャリ伝播回路、 １ｂ〜４ｂはキャリ生成、抹消
回路、 ＩＣ−４ＣはＮＭＯＳトランジスタ、 １
ｄ〜４ｄはＰＭＯＳトランジスタ、 ５けキャリ入力
信号、 ６は出力信号、 １０はキャリ・ルック・
アヘッド回路、 １０３〜１０ｅはゲート、 １１
〜１４はキャリ伝播信号である。 なお、各図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 外部から入力するキャリ伝播信号により制御され、キャ
リ入力の伝播を行なうキャリ伝播回路と該外部から入力
するキャリ生成信号及びキャリ抹消信号により制御され
、前記キャリ入力の生成、抹消を行なうＮＭＯＳトラン
ジスタとこのＮＭＯＳトランジスタの駆動能力より大き
い駆動能力を持つＰＭＯＳトランジスタとが接続された
キャリ生成、抹消回路とから成る複数のキャリブロック
と、前記外部からのキャリ伝播信号、及びキャリ入力信
号、並びに前記複数のキャリブロックによつて伝播され
た前記出力信号とを入力し、複数のＣＭＯＳ論理による
ゲートによつて該キャリ伝播信号に基づき該出力信号あ
るいは該キャリ入力のうち一方を選択するよう構成した
キャリ・ルック・アヘッド回路とを備えたキャリ・ルッ
ク・アヘッド付加算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60007371A JPS61168040A (ja) | 1985-01-21 | 1985-01-21 | キヤリ・ルツク・アヘツド付加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60007371A JPS61168040A (ja) | 1985-01-21 | 1985-01-21 | キヤリ・ルツク・アヘツド付加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61168040A true JPS61168040A (ja) | 1986-07-29 |
Family
ID=11664110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60007371A Pending JPS61168040A (ja) | 1985-01-21 | 1985-01-21 | キヤリ・ルツク・アヘツド付加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61168040A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02220130A (ja) * | 1989-02-22 | 1990-09-03 | Hitachi Ltd | 論理回路 |
| KR100520591B1 (ko) * | 1996-10-29 | 2006-01-27 | 마츠시타 덴끼 산교 가부시키가이샤 | 가산회로및그레이아웃구조 |
| JP2009531781A (ja) * | 2006-03-23 | 2009-09-03 | 株式会社東芝 | メモリ利用計算システム及び同システムを用いる方法 |
-
1985
- 1985-01-21 JP JP60007371A patent/JPS61168040A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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