JPH0477931B2 - - Google Patents
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- Publication number
- JPH0477931B2 JPH0477931B2 JP61075398A JP7539886A JPH0477931B2 JP H0477931 B2 JPH0477931 B2 JP H0477931B2 JP 61075398 A JP61075398 A JP 61075398A JP 7539886 A JP7539886 A JP 7539886A JP H0477931 B2 JPH0477931 B2 JP H0477931B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- borrow
- bit
- pair
- channel fets
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005540 biological transmission Effects 0.000 claims description 18
- 230000000295 complement effect Effects 0.000 claims description 5
- 230000001143 conditioned effect Effects 0.000 claims 5
- 210000004027 cell Anatomy 0.000 description 16
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- 210000004460 N cell Anatomy 0.000 description 1
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- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Description
（技術分野）
本発明は、一般には半導体チツプ上に形成され
るCMOS大規模集積（VLSI）回路に関し、更に
詳細にはCMOS2審減算セルに関する。 （背景技術） ２つの２進数の減算（Ａ−Ｂ）を行う最も一般
的方法は、減数(B)を反転しそれを２進加算器で被
減数(A)に加え、キヤリイ・イン入力は論理レベル
１に設定するものである。処理される２進数がＮ
ビツトの数（ここで、「Ｎ」は１よりも大きい整
数である）であるとき、Ｎ＋１個のインバータ及
び２進加算器段が必要になる。各インバータ段は
半導体チツプ上の空間を使用し、電力を消費し、
そして動作を遅延させる。更に、減算が実行され
ているとき、キヤリイ・イン入力が論理レベル１
にあることを保証するために、各２進加算器段の
設計が複雑になる。そして、２の補数演算を利用
して２つのＮビツト数の減算をし、差の符号情報
を供給するのにＮ＋１個の２進加算器段が必要に
なる。 （目的） 前述の背景技術に鑑み、本発明の第１の目的
は、付加段が符号ビツトを処理する必要のない
CMOS2進減算（差）セルを提供することであ
る。 本発明の他の目的は、２つの２進数の減算速度
を上昇させたCMOS2進差セルを提供することで
ある。 （発明の概要） 本発明の前記目的及び他の目的は、Ｎ段減算器
によつて達成され、その各段は差（Ａ−Ｂ）を表
わす出力を２の補数の形式で発生するCMOS2進
セルで、Ａ及びＢは処理される２つの２進数の対
応するビツトの夫々被減数及び減数である。各２
進セルは、３つの入力Ai、Bi及びXi（ここでAi及
びBiは２つの２進ビツトでXiはボロウ入力信号で
ある）を受けて動作して、差出力Di及びボロウ出
力Xi+1を供給し、Ｎ個のセルが組合されるときＮ
ビツト減算器を形成する。 （実施例の説明） 本発明を以下実施例に従つて詳細に説明する。 第１図を参照すると、本発明によるCMOS2進
差セル１０が示され、該セルはAi、Bi及びXi入力
信号を受け、差Di及びボロウ・アウトXi+1出力信
号を供給する。２進差セル１０の真理値表を表１
に示す。
るCMOS大規模集積（VLSI）回路に関し、更に
詳細にはCMOS2審減算セルに関する。 （背景技術） ２つの２進数の減算（Ａ−Ｂ）を行う最も一般
的方法は、減数(B)を反転しそれを２進加算器で被
減数(A)に加え、キヤリイ・イン入力は論理レベル
１に設定するものである。処理される２進数がＮ
ビツトの数（ここで、「Ｎ」は１よりも大きい整
数である）であるとき、Ｎ＋１個のインバータ及
び２進加算器段が必要になる。各インバータ段は
半導体チツプ上の空間を使用し、電力を消費し、
そして動作を遅延させる。更に、減算が実行され
ているとき、キヤリイ・イン入力が論理レベル１
にあることを保証するために、各２進加算器段の
設計が複雑になる。そして、２の補数演算を利用
して２つのＮビツト数の減算をし、差の符号情報
を供給するのにＮ＋１個の２進加算器段が必要に
なる。 （目的） 前述の背景技術に鑑み、本発明の第１の目的
は、付加段が符号ビツトを処理する必要のない
CMOS2進減算（差）セルを提供することであ
る。 本発明の他の目的は、２つの２進数の減算速度
を上昇させたCMOS2進差セルを提供することで
ある。 （発明の概要） 本発明の前記目的及び他の目的は、Ｎ段減算器
によつて達成され、その各段は差（Ａ−Ｂ）を表
わす出力を２の補数の形式で発生するCMOS2進
セルで、Ａ及びＢは処理される２つの２進数の対
応するビツトの夫々被減数及び減数である。各２
進セルは、３つの入力Ai、Bi及びXi（ここでAi及
びBiは２つの２進ビツトでXiはボロウ入力信号で
ある）を受けて動作して、差出力Di及びボロウ出
力Xi+1を供給し、Ｎ個のセルが組合されるときＮ
ビツト減算器を形成する。 （実施例の説明） 本発明を以下実施例に従つて詳細に説明する。 第１図を参照すると、本発明によるCMOS2進
差セル１０が示され、該セルはAi、Bi及びXi入力
信号を受け、差Di及びボロウ・アウトXi+1出力信
号を供給する。２進差セル１０の真理値表を表１
に示す。
【表】
表１の真理値表から２進差セル１０の差出力Di
は次のブール式によつて記述することができるこ
とは当業者には明らかである。 Di＝AiBiXi (1) ２進差セル１０のボロウ・アウト出力Xi+1は次
のように表わすことができる。 Xi+1＝（i i）Xi＋iBi (2) 式(1)のボロウ・イン入力Xiをキヤリイ・イン入
力Ciで置換すると、式(1)はAi、Bi及びCiの和を示
すことになる。しかし、式(2)によつて表わされる
ボロウ・アウト項Xi+1は、全加算器のキヤリイ・
アウト出力COUTを表わす式と実質上異なる。本願
と同一の出願人に譲渡され、昭和60年９月10日に
出願された特願昭60−200415号「全加算器回路」
には、高速CMOS全加算器が開示され、その全
加算器のキヤリイ・アウト出力COUTは次の様に表
わされる。 COUT＝（AiBi）Ci＋AiBi (3) 従つて、式(2)によつて表わされるボロウ・アウ
ト出力の遂行は式(3)によつて表わされるキヤリ
イ・アウト出力の遂行とは本質的に異なる。 CMOS2進差セル１０の動作の詳細を述べる前
に、そのセルの一部は、CMOS論理に独特の
MOSトランジスタの接続態様を表わすトランス
ミツシヨン・ゲートから組立てられることが注目
される。一般に、トランスミツシヨン・ゲート
は、ｎチヤンネル端子が論理レベル１でｐチヤン
ネル端子が論理レベル０のとき、入力端子の信号
を出力端子に通過させる。それとは逆に、ｎチヤ
ンネル端子が論理レベル０でｐチヤンネル端子が
論理レベル１のとき、トランスミツシヨン・ゲー
トはOFF状態にされ信号は伝達されない。 インバータI1及びI2は、トランスミツシヨン・
ゲートT1及びT2と共に、排他的ORゲートを形成
し、以後Ｐ信号と称すAiBi出力を供給する。イ
ンバータI3は、以後信号と称す排他的NOR出
力i iを供給する。そのＰ及び信号はトラン
スミツシヨン・ゲートT3，T4及びT5を制御する
のに使用される。トランスミツシヨン・ゲート
T3及びT4は、インバータI4と共に差出力Diを発
生する排他的ORゲートを形成することが理解さ
れる。こうして、Ｐ信号が論理レベル０であると
き（Ai及びBi入力が同一、即ち、論理レベル０又
は１であることを示す）、トランスミツシヨン・
ゲートT4はOFFで、トランスミツシヨン・ゲー
トT3はONとなり、ボロウ・イン入力Xiは差出力
Diとなる。それとは逆に、Ｐ信号が論理レベル１
（Ai及びBi入力が異なることを示す）のとき、ト
ランスミツシヨン・ゲートT3はOFF、トランス
ミツシヨン・ゲートT4はONとなり、ボロウ・イ
ン信号はインバータI4で反転された後差出力Diと
なる。 ボロウ・アウト出力Xi+1は、トランスミツシヨ
ン・ゲートT5、ｐチヤンネル電界効果トランジ
スタ（FET）P1及びP2、ｎチヤンネルFET N3
及びN4によつて形成される。ｐチヤンネル
FETP1及びｎチヤンネルFET N4は、Ai入力に
よつてゲートされ、ｐチヤンネルFETP2及びｎ
チヤンネルFET N3はインバータI2の出力即ちBi
入力の反転iによつてゲートされる。Ai及びBi
入力が夫々論理レベル０及び１のとき、ｐチヤン
ネルFETP1及びP2はボロウ出力を発生する。こ
うして、Aiが論理レベル０で、ｎチヤンネル
FET N4がOFFにゲートされ、ｐチヤンネル
FETP1がONにゲートされ、そしてBiが論理レベ
ル１のとき、インバータI2はｎチヤンネルFET
N3及びｐチヤンネルFETP2のゲート端子に論理
レベル０を供給して夫々OFF及びONにする。ｐ
チヤンネルFETP1及びP2がONでｎチヤンネル
FET N3及びN4がOFFのとき、論理レベル１が
ボロウ・アウト出力Xi+1として与えられる。従つ
て、ｎチヤンネルFET N3及びN4は、Ai及びBi
入力が夫々論理レベル１及び０のとき、ボロウ・
アウト出力を阻止（即ち、論理レベル０をボロ
ウ・アウト出力Xi+1として供給）することが理解
される。 最後に、Ai及びBi入力が共に論理レベル０又は
１のとき、ｐチヤンネルFETP1及びP2とｎチヤ
ンネルFET N3及びN4とは共に同時にON又は
OFFとなり、それによつてボロウ・イン入力Xi
がトランスミツシヨン・ゲートT5を介してボロ
ウ・アウト出力Xi+1として与えられる。 表１に示される真理値表及びCMOS2進差セル
１０の動作の前記記載から、Ai及びBiが夫夫被減
数及び減数であり、Ai＝０、Bi＝１であるとき、
次に高位のビツトに対するボロア・アウトXi+1が
生じることは当業者には明らかである。故に、マ
ルチビツト数の減算において、直ぐ前の段からの
ボロウ・アウトXiを考慮しなければならない。 ここで第２図を参照すると、CMOS2進差セル
１０がＮ回カスケード（反復）接続されてＮビツ
ト減算器２０を形成することができることが示さ
れる。ここで、Ｎビツト減算器２０は、符号ビツ
トを供給するための付加段を加えてＮ＋１段が必
要になる２の補数演算と異なり、合計Ｎ段（セ
ル）で２つのＮビツト数の減算が達成されること
が注目される。符号ビツト情報はＮ番目の段のボ
ロウ・アウト出力によつて供給される。Ｎビツト
加算器２０の動作を例示するため、被減数Ａが
７、減数Ｂが５、そして最下位のボロウ・イン
X0が０にセツトされている場合を考える。被減
数Ａは４ビツト・ワード（0111）で減数Ｂは４ビ
ツト・ワード（0101）で表わされる。表１から、
Ｄ＝（0010）でXN+1＝０となり、これは差が２で
ボロウ・アウト出力はないことを意味する。それ
に対し、もし被減数Ａが５（0101）で減数Ｂが７
（0111）であり、最下位ボロウ・インX0が０にセ
ツトされていると、そのときは、表１から、差Ｄ
＝1110でボロウ・アウト出力XN+1＝１となり、
差が負であることを示す。その場合、差Ｄ＝1110
は−２の２の補数である。 以上、本発明を実施例に従つて説明したが、本
発明の範囲内で多くの変更が可能であることは当
業者には明らかである。
は次のブール式によつて記述することができるこ
とは当業者には明らかである。 Di＝AiBiXi (1) ２進差セル１０のボロウ・アウト出力Xi+1は次
のように表わすことができる。 Xi+1＝（i i）Xi＋iBi (2) 式(1)のボロウ・イン入力Xiをキヤリイ・イン入
力Ciで置換すると、式(1)はAi、Bi及びCiの和を示
すことになる。しかし、式(2)によつて表わされる
ボロウ・アウト項Xi+1は、全加算器のキヤリイ・
アウト出力COUTを表わす式と実質上異なる。本願
と同一の出願人に譲渡され、昭和60年９月10日に
出願された特願昭60−200415号「全加算器回路」
には、高速CMOS全加算器が開示され、その全
加算器のキヤリイ・アウト出力COUTは次の様に表
わされる。 COUT＝（AiBi）Ci＋AiBi (3) 従つて、式(2)によつて表わされるボロウ・アウ
ト出力の遂行は式(3)によつて表わされるキヤリ
イ・アウト出力の遂行とは本質的に異なる。 CMOS2進差セル１０の動作の詳細を述べる前
に、そのセルの一部は、CMOS論理に独特の
MOSトランジスタの接続態様を表わすトランス
ミツシヨン・ゲートから組立てられることが注目
される。一般に、トランスミツシヨン・ゲート
は、ｎチヤンネル端子が論理レベル１でｐチヤン
ネル端子が論理レベル０のとき、入力端子の信号
を出力端子に通過させる。それとは逆に、ｎチヤ
ンネル端子が論理レベル０でｐチヤンネル端子が
論理レベル１のとき、トランスミツシヨン・ゲー
トはOFF状態にされ信号は伝達されない。 インバータI1及びI2は、トランスミツシヨン・
ゲートT1及びT2と共に、排他的ORゲートを形成
し、以後Ｐ信号と称すAiBi出力を供給する。イ
ンバータI3は、以後信号と称す排他的NOR出
力i iを供給する。そのＰ及び信号はトラン
スミツシヨン・ゲートT3，T4及びT5を制御する
のに使用される。トランスミツシヨン・ゲート
T3及びT4は、インバータI4と共に差出力Diを発
生する排他的ORゲートを形成することが理解さ
れる。こうして、Ｐ信号が論理レベル０であると
き（Ai及びBi入力が同一、即ち、論理レベル０又
は１であることを示す）、トランスミツシヨン・
ゲートT4はOFFで、トランスミツシヨン・ゲー
トT3はONとなり、ボロウ・イン入力Xiは差出力
Diとなる。それとは逆に、Ｐ信号が論理レベル１
（Ai及びBi入力が異なることを示す）のとき、ト
ランスミツシヨン・ゲートT3はOFF、トランス
ミツシヨン・ゲートT4はONとなり、ボロウ・イ
ン信号はインバータI4で反転された後差出力Diと
なる。 ボロウ・アウト出力Xi+1は、トランスミツシヨ
ン・ゲートT5、ｐチヤンネル電界効果トランジ
スタ（FET）P1及びP2、ｎチヤンネルFET N3
及びN4によつて形成される。ｐチヤンネル
FETP1及びｎチヤンネルFET N4は、Ai入力に
よつてゲートされ、ｐチヤンネルFETP2及びｎ
チヤンネルFET N3はインバータI2の出力即ちBi
入力の反転iによつてゲートされる。Ai及びBi
入力が夫々論理レベル０及び１のとき、ｐチヤン
ネルFETP1及びP2はボロウ出力を発生する。こ
うして、Aiが論理レベル０で、ｎチヤンネル
FET N4がOFFにゲートされ、ｐチヤンネル
FETP1がONにゲートされ、そしてBiが論理レベ
ル１のとき、インバータI2はｎチヤンネルFET
N3及びｐチヤンネルFETP2のゲート端子に論理
レベル０を供給して夫々OFF及びONにする。ｐ
チヤンネルFETP1及びP2がONでｎチヤンネル
FET N3及びN4がOFFのとき、論理レベル１が
ボロウ・アウト出力Xi+1として与えられる。従つ
て、ｎチヤンネルFET N3及びN4は、Ai及びBi
入力が夫々論理レベル１及び０のとき、ボロウ・
アウト出力を阻止（即ち、論理レベル０をボロ
ウ・アウト出力Xi+1として供給）することが理解
される。 最後に、Ai及びBi入力が共に論理レベル０又は
１のとき、ｐチヤンネルFETP1及びP2とｎチヤ
ンネルFET N3及びN4とは共に同時にON又は
OFFとなり、それによつてボロウ・イン入力Xi
がトランスミツシヨン・ゲートT5を介してボロ
ウ・アウト出力Xi+1として与えられる。 表１に示される真理値表及びCMOS2進差セル
１０の動作の前記記載から、Ai及びBiが夫夫被減
数及び減数であり、Ai＝０、Bi＝１であるとき、
次に高位のビツトに対するボロア・アウトXi+1が
生じることは当業者には明らかである。故に、マ
ルチビツト数の減算において、直ぐ前の段からの
ボロウ・アウトXiを考慮しなければならない。 ここで第２図を参照すると、CMOS2進差セル
１０がＮ回カスケード（反復）接続されてＮビツ
ト減算器２０を形成することができることが示さ
れる。ここで、Ｎビツト減算器２０は、符号ビツ
トを供給するための付加段を加えてＮ＋１段が必
要になる２の補数演算と異なり、合計Ｎ段（セ
ル）で２つのＮビツト数の減算が達成されること
が注目される。符号ビツト情報はＮ番目の段のボ
ロウ・アウト出力によつて供給される。Ｎビツト
加算器２０の動作を例示するため、被減数Ａが
７、減数Ｂが５、そして最下位のボロウ・イン
X0が０にセツトされている場合を考える。被減
数Ａは４ビツト・ワード（0111）で減数Ｂは４ビ
ツト・ワード（0101）で表わされる。表１から、
Ｄ＝（0010）でXN+1＝０となり、これは差が２で
ボロウ・アウト出力はないことを意味する。それ
に対し、もし被減数Ａが５（0101）で減数Ｂが７
（0111）であり、最下位ボロウ・インX0が０にセ
ツトされていると、そのときは、表１から、差Ｄ
＝1110でボロウ・アウト出力XN+1＝１となり、
差が負であることを示す。その場合、差Ｄ＝1110
は−２の２の補数である。 以上、本発明を実施例に従つて説明したが、本
発明の範囲内で多くの変更が可能であることは当
業者には明らかである。
第１図は本発明によるCMOS2進差セルの回路
図であり、第２図は第１図の２進差セルをＮ個結
合してＮビツト減算器を形成し得ることを示す図
である。
図であり、第２図は第１図の２進差セルをＮ個結
合してＮビツト減算器を形成し得ることを示す図
である。
Claims (1)
- 【特許請求の範囲】 １ ２つのＮビツト２進数の差を計算するデイジ
タル減算器において、２つのＮビツト２進数の最
下位ビツトから開始する２の補数演算を利用する
ことによつて減算を行うＮ段のカスケード接続さ
れた２進加算器であつて、各段が対応するビツト
Ai、Bi及びボロウ・イン信号Xi受けて差信号Di及
びボロウ・アウト信号Xi+1を発生するCMOS回路
で組み立てられ、Ｎ段の各段が、 (a) それぞれAi及びBiビツトに応答してi及びBi
信号を発生する第１及び第２インバータと、 (b) Biビツトが論理０レベルでi信号が論理１レ
ベルのとき、Aiビツトを通過させるように条件
付けられた第１トランスミツシヨン・ゲート
と、 (c) Biビツトが論理１レベルでi信号が論理０レ
ベルのとき、i信号を通過させるように条件付
けられた第２トランスミツシヨン・ゲートと、 (d) 第１及び第２トランスミツシヨン・ゲートの
出力に応答して、信号を通過させるように条件
付けられた第１及び第２トランスミツシヨン・
ゲートの一方に対応する信号Ｐを発生するOR
ゲート手段と、 (e) 信号Ｐに応答して信号を発生する第３イン
バータと、 (f) ボロウ・イン・ビツトXiに応答して、信号i
を発生する第４インバータと、 (g) 信号Ｐ及び信号によつて、ボロウ・イン・
ビツトXi又は信号iのいずれかを通過させるよ
うに条件付けられた第３及び第４トランスミツ
シヨン・ゲートと、 (h) ボロウ・イン信号Xi、信号Ｐ、信号、ビツ
トAi、及び前記第２インバータの出力iに応答
して、ブール式［（i＋i）Xi＋AiBi］によつ
て表されるボロウ・アウト信号を発生するボロ
ウ・アウト発生手段と、 から構成され、前記ボロウ・アウト発生手段が、 () 電圧源とグランドとの間に直列に接続され
る一対のｐチヤンネルFETと一対のｎチヤン
ネルFETであつて、ビツトAi及び第２インバ
ータの出力iによつて制御され、ビツトAi、Bi
の論理レベルが異なるときボロウ・アウト信号
Xi+1を発生し、Ai＝０及びBi＝１のとき一対の
ｐチヤンネルFETが導通してXi+1＝１を発生
し、Ai＝１及びBi＝０のとき一対のｎチヤンネ
ルFETが導通してXi+1＝０を発生する一対の
ｐチヤンネルFET及び一対のｎチヤンネル
FETと、 () 信号Ｐ及びＰによつて、Ai＝BiのときXi+1
＝Xiを発生するように条件付けられた第５トラ
ンスミツシヨン・ゲートと、 から構成される２進減算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/718,412 US4709346A (en) | 1985-04-01 | 1985-04-01 | CMOS subtractor |
| US718412 | 1985-04-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61229122A JPS61229122A (ja) | 1986-10-13 |
| JPH0477931B2 true JPH0477931B2 (ja) | 1992-12-09 |
Family
ID=24886010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61075398A Granted JPS61229122A (ja) | 1985-04-01 | 1986-04-01 | ２進減算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4709346A (ja) |
| JP (1) | JPS61229122A (ja) |
| DE (1) | DE3610875A1 (ja) |
| GB (1) | GB2173328B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH087672B2 (ja) * | 1986-04-04 | 1996-01-29 | 松下電器産業株式会社 | 減算セル |
| JPH0810427B2 (ja) * | 1986-11-07 | 1996-01-31 | 松下電器産業株式会社 | 減算セル |
| JPS63124133A (ja) * | 1986-11-13 | 1988-05-27 | Mitsubishi Electric Corp | 全加算回路 |
| FR2612660B1 (fr) * | 1987-03-18 | 1990-10-19 | Hmida Hedi | Dispositif de calcul binaire |
| IT1210765B (it) * | 1987-05-27 | 1989-09-20 | Cselt Centro Studi Lab Telecom | Unita logico aritmetica in tecnologia c mos |
| JPH04283829A (ja) * | 1991-03-13 | 1992-10-08 | Nec Corp | 全加算器 |
| JP2636749B2 (ja) * | 1994-09-08 | 1997-07-30 | 日本電気株式会社 | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 |
| US5508641A (en) * | 1994-12-20 | 1996-04-16 | International Business Machines Corporation | Integrated circuit chip and pass gate logic family therefor |
| US6356112B1 (en) * | 2000-03-28 | 2002-03-12 | Translogic Technology, Inc. | Exclusive or/nor circuit |
| US7185042B1 (en) * | 2001-11-09 | 2007-02-27 | National Semiconductor Corporation | High speed, universal polarity full adder which consumes minimal power and minimal area |
| TW582006B (en) * | 2002-06-14 | 2004-04-01 | Chunghwa Picture Tubes Ltd | Brightness correction apparatus and method for plasma display |
| US8707225B1 (en) * | 2006-04-07 | 2014-04-22 | Cadence Design Systems, Inc. | Synthesis of area-efficient subtractor and divider functional blocks |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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