JPH0810427B2 - 減算セル - Google Patents
減算セルInfo
- Publication number
- JPH0810427B2 JPH0810427B2 JP61265973A JP26597386A JPH0810427B2 JP H0810427 B2 JPH0810427 B2 JP H0810427B2 JP 61265973 A JP61265973 A JP 61265973A JP 26597386 A JP26597386 A JP 26597386A JP H0810427 B2 JPH0810427 B2 JP H0810427B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- logic
- inputs
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は減算セルに関し、特にCMOS（相補型絶縁ゲー
ト電界効果）トランジスタを用いて構成するのに最適な
減算セルに関するものである。
ト電界効果）トランジスタを用いて構成するのに最適な
減算セルに関するものである。
従来の技術 ２つの２進数の減算（Ａ−Ｂ）を行う最も一般的方法
は、減数（Ｂ）の各ビットを論理反転してそれを２進加
算器で被減算数（Ａ）に加え、かつ最下位ビットに対す
るキャリー入力を“1"に設定して入力し減算結果を得る
ものである。このとき、Ｎビットの減算が実行されると
すると、最上位のＮビット目の演算セルは符号処理のた
め他と異なった回路構成になるが、Ｎ−１ビット目〜１
ビット目のＮ−１個の演算セルは同一の単位回路で構成
することができる。このとき、この同一の単位回路を構
成するのに、減数（Ｂ）を受けてこれを反転する回路を
も単位回路の内部に取り込んで、これを“減算セル”と
呼ぶ。具体的には全加算器のＢ入力の直前にインバータ
を増設した構成の回路である。第３図は、この減算セル
を従来の論理回路で構成した回路である。被減算信号Ａ
と減算信号Ｂとボロー入力信号Ciを入力して、差出力信
号Ｄとボロー出力信号Coを出力する公知の回路である。
1,2はNORゲート、3,4はAND-NOR複合ゲート、５〜７はNA
NDゲート、８はインバータであり、全て公知のCMOSゲー
トで構成されている。NORゲート１と複合ゲート３、NOR
ゲート２と複合ゲート４の組み合わせで、それぞれEXOR
（排他的論理和）ゲートの機能を持つ。従って、差出力
信号D,ボロー出力信号Coは、それぞれ次式の如く表わさ
れる。
は、減数（Ｂ）の各ビットを論理反転してそれを２進加
算器で被減算数（Ａ）に加え、かつ最下位ビットに対す
るキャリー入力を“1"に設定して入力し減算結果を得る
ものである。このとき、Ｎビットの減算が実行されると
すると、最上位のＮビット目の演算セルは符号処理のた
め他と異なった回路構成になるが、Ｎ−１ビット目〜１
ビット目のＮ−１個の演算セルは同一の単位回路で構成
することができる。このとき、この同一の単位回路を構
成するのに、減数（Ｂ）を受けてこれを反転する回路を
も単位回路の内部に取り込んで、これを“減算セル”と
呼ぶ。具体的には全加算器のＢ入力の直前にインバータ
を増設した構成の回路である。第３図は、この減算セル
を従来の論理回路で構成した回路である。被減算信号Ａ
と減算信号Ｂとボロー入力信号Ciを入力して、差出力信
号Ｄとボロー出力信号Coを出力する公知の回路である。
1,2はNORゲート、3,4はAND-NOR複合ゲート、５〜７はNA
NDゲート、８はインバータであり、全て公知のCMOSゲー
トで構成されている。NORゲート１と複合ゲート３、NOR
ゲート２と複合ゲート４の組み合わせで、それぞれEXOR
（排他的論理和）ゲートの機能を持つ。従って、差出力
信号D,ボロー出力信号Coは、それぞれ次式の如く表わさ
れる。
Ｄ＝ＡCi Co＝Ａ＋Ci（Ａ） 発明が解決しようとする問題点 さて、第３図の減算セルに入力信号A,B,Ciが同期に入
力された場合の減算時間は、差出力信号Ｄは、8,1,3,2,
4の５段のゲートを伝搬した後得られるため、ゲート５
段分の遅延時間となり、ボロー出力信号Coは同様に8,1,
3,6,7のゲートを通過するため、ゲート５段分の遅延時
間となる。
力された場合の減算時間は、差出力信号Ｄは、8,1,3,2,
4の５段のゲートを伝搬した後得られるため、ゲート５
段分の遅延時間となり、ボロー出力信号Coは同様に8,1,
3,6,7のゲートを通過するため、ゲート５段分の遅延時
間となる。
本発明は、従来の減算セルの減算時間を大幅に短縮し
て、より高速の減算器，割算器を構成するのに最適な減
算セルを提供せんとするのである。
て、より高速の減算器，割算器を構成するのに最適な減
算セルを提供せんとするのである。
問題点を解決するための手段 本発明は、新規なCMOS複合ゲートを使うことによっ
て、減算セルを高速化したものである。
て、減算セルを高速化したものである。
すなわち、本発明は、第1,第2,第3,第4,第５の入力を
有し、上記第1,第2,第３の入力が共に高論理レベルの第
１の場合又は上記第1,第4,第５の入力が共に高論理レベ
ルの第２の場合の少なくとも一方の場合に出力が低論理
レベルとなり、上記第1,第2,第３の入力が共に低論理レ
ベルの第３の場合又は上記第1,第4,第５の入力が共に低
論理レベルの第４の場合の少くとも一方の場合に出力が
高論理レベルとなり、上記第１〜第４の場合以外の入力
条件のときには出力は高インピーダンス状態となる第1,
第２の論理ゲートと、第6,第７の入力を有し、上記第6,
第７の入力が共に高論理レベルの第５の場合に出力が低
論理レベルとなり、上記第6,第７の入力が共に低論理レ
ベルの第６の場合に出力が高論理レベルとなり、上記第
５、第６の場合以外の入力条件のときには出力は高イン
ピーダンス状態となる第３の論理ゲートと、第8,第9,第
10の入力を有し、上記第8,第９の入力が共に高論理レベ
ルの第７の場合又は上記第8,第10の入力が共に高論理レ
ベルの第８の場合の少くとも一方の場合に出力が低論理
レベルとなり、上記第8,第９の入力が共に低論理レベル
の第９の場合又は上記第8,第10の入力が共に低論理レベ
ルの第10の場合の少くとも一方の場合に出力が高論理レ
ベルとなり、上記第７〜第10の場合以外の入力条件のと
きには出力は高インピーダンス状態となる第４の論理ゲ
ートと、第1,第２のインバータとを具備し、被減算信号
を、上記第１の論理ゲートの第２の入力と上記第２の論
理ゲートの第２の入力とに入力し、上記被減算信号の反
転信号を、上記第１の論理ゲートの第５の入力と上記第
２の論理ゲートの第４の入力と上記第３の論理ゲートの
第６の入力と上記第４の論理ゲートの第10の入力とに入
力し、減算信号を、上記第１の論理ゲートの第３の入力
と上記第２の論理ゲートの第５の入力と上記第３の論理
ゲートの第７の入力と上記第４の論理ゲートの第９の入
力とに入力し、上記減算信号の反転信号を、上記第１の
論理ゲートの第４の入力と上記第２の論理ゲートの第３
の入力とに入力し、ボロー入力信号を上記第２の論理ゲ
ートの第１の入力と上記第４の論理ゲートの第８の入力
とに入力し、上記ボロー入力信号の反転信号を、上記第
１の論理ゲートの第１の入力に入力し、上記第１と第２
の論理ゲートの出力を上記第１のインバータの入力に接
続し、上記第３と第４の論理ゲートの出力を上記第２の
インバータの入力に接続して、上記第１のインバータの
出力に差出力信号を得、上記第２のインバータの出力に
ボロー出力信号を得るように構成したことを特徴とする
ものである。
有し、上記第1,第2,第３の入力が共に高論理レベルの第
１の場合又は上記第1,第4,第５の入力が共に高論理レベ
ルの第２の場合の少なくとも一方の場合に出力が低論理
レベルとなり、上記第1,第2,第３の入力が共に低論理レ
ベルの第３の場合又は上記第1,第4,第５の入力が共に低
論理レベルの第４の場合の少くとも一方の場合に出力が
高論理レベルとなり、上記第１〜第４の場合以外の入力
条件のときには出力は高インピーダンス状態となる第1,
第２の論理ゲートと、第6,第７の入力を有し、上記第6,
第７の入力が共に高論理レベルの第５の場合に出力が低
論理レベルとなり、上記第6,第７の入力が共に低論理レ
ベルの第６の場合に出力が高論理レベルとなり、上記第
５、第６の場合以外の入力条件のときには出力は高イン
ピーダンス状態となる第３の論理ゲートと、第8,第9,第
10の入力を有し、上記第8,第９の入力が共に高論理レベ
ルの第７の場合又は上記第8,第10の入力が共に高論理レ
ベルの第８の場合の少くとも一方の場合に出力が低論理
レベルとなり、上記第8,第９の入力が共に低論理レベル
の第９の場合又は上記第8,第10の入力が共に低論理レベ
ルの第10の場合の少くとも一方の場合に出力が高論理レ
ベルとなり、上記第７〜第10の場合以外の入力条件のと
きには出力は高インピーダンス状態となる第４の論理ゲ
ートと、第1,第２のインバータとを具備し、被減算信号
を、上記第１の論理ゲートの第２の入力と上記第２の論
理ゲートの第２の入力とに入力し、上記被減算信号の反
転信号を、上記第１の論理ゲートの第５の入力と上記第
２の論理ゲートの第４の入力と上記第３の論理ゲートの
第６の入力と上記第４の論理ゲートの第10の入力とに入
力し、減算信号を、上記第１の論理ゲートの第３の入力
と上記第２の論理ゲートの第５の入力と上記第３の論理
ゲートの第７の入力と上記第４の論理ゲートの第９の入
力とに入力し、上記減算信号の反転信号を、上記第１の
論理ゲートの第４の入力と上記第２の論理ゲートの第３
の入力とに入力し、ボロー入力信号を上記第２の論理ゲ
ートの第１の入力と上記第４の論理ゲートの第８の入力
とに入力し、上記ボロー入力信号の反転信号を、上記第
１の論理ゲートの第１の入力に入力し、上記第１と第２
の論理ゲートの出力を上記第１のインバータの入力に接
続し、上記第３と第４の論理ゲートの出力を上記第２の
インバータの入力に接続して、上記第１のインバータの
出力に差出力信号を得、上記第２のインバータの出力に
ボロー出力信号を得るように構成したことを特徴とする
ものである。
作用 本発明によれば、従来に比べ大幅な減算速度を有する
CMOSトランジスタ構成の減算セルを得ることができ、CM
OSの割算器，多入力減算器等の構築に最適となる。
CMOSトランジスタ構成の減算セルを得ることができ、CM
OSの割算器，多入力減算器等の構築に最適となる。
実施例 本発明の実施例を第１図に示す。
被減算信号A,減算信号B,ボロー入力信号Ciを入力し、
差出力信号Ｄとボロー出力信号Coを出力するCMOSトラン
ジスタ構成の減算セルである。1,2はCMOSトランジスタ
構成の論理ゲートであり、共に同じ機能を有するもので
ある。論理ゲート１（２も同様）は、ａ〜ｅの５つの入
力信号を入力し、ａ＝ｂ＝ｃ＝１（高論理レベル）か又
はａ＝ｄ＝ｅ＝１のとき、出力ｆ＝０（低論理レベル）
となり、ａ＝ｂ＝ｃ＝０か，又はａ＝ｄ＝ｅ＝０のと
き、出力ｆ＝１となり、上記以外の入力条件のときに
は、出力ｆは高インピーダンス状態となる。３は、２入
力（入力信号g,h）の論理ゲートであり、ｇ＝ｈ＝１の
とき、出力ｋ＝０となり、ｇ＝ｈ＝０のとき、出力ｋ＝
１となり、それ以外の入力条件では出力ｋは高インピー
ダンス状態となる。
差出力信号Ｄとボロー出力信号Coを出力するCMOSトラン
ジスタ構成の減算セルである。1,2はCMOSトランジスタ
構成の論理ゲートであり、共に同じ機能を有するもので
ある。論理ゲート１（２も同様）は、ａ〜ｅの５つの入
力信号を入力し、ａ＝ｂ＝ｃ＝１（高論理レベル）か又
はａ＝ｄ＝ｅ＝１のとき、出力ｆ＝０（低論理レベル）
となり、ａ＝ｂ＝ｃ＝０か，又はａ＝ｄ＝ｅ＝０のと
き、出力ｆ＝１となり、上記以外の入力条件のときに
は、出力ｆは高インピーダンス状態となる。３は、２入
力（入力信号g,h）の論理ゲートであり、ｇ＝ｈ＝１の
とき、出力ｋ＝０となり、ｇ＝ｈ＝０のとき、出力ｋ＝
１となり、それ以外の入力条件では出力ｋは高インピー
ダンス状態となる。
４は、３入力（入力信号1,m,n）の論理ゲートであ
り、１＝ｍ＝１か又は１＝ｎ＝１のとき、出力ｋ＝０と
なり、１＝ｍ＝０か、又は１＝ｎ＝０のとき、出力ｋ＝
１となり、それ以外の入力条件では出力ｋは高インピー
ダンス状態となる。5,6,7は、公知のCMOS構成のインバ
ータである。８と９はドライブ能力の高い出力バッファ
の機能を有した公知のCMOS構成のインバータである。
り、１＝ｍ＝１か又は１＝ｎ＝１のとき、出力ｋ＝０と
なり、１＝ｍ＝０か、又は１＝ｎ＝０のとき、出力ｋ＝
１となり、それ以外の入力条件では出力ｋは高インピー
ダンス状態となる。5,6,7は、公知のCMOS構成のインバ
ータである。８と９はドライブ能力の高い出力バッファ
の機能を有した公知のCMOS構成のインバータである。
10〜14,20〜24,30,31,40〜42はＰチャネル・トランジ
スタであり、15〜19,25〜29,32,33,43〜45はＮチャネル
・トランジスタであって、両トランジスタ共に、ソース
に矢印を付して示す。論理ゲート1,2の出力を共通接続
し、接続点ｆをインバータ８の入力に接続して、その出
力に差出力信号Ｄを得、論理ゲート3,4の出力を共通接
続し、接続点ｋをインバータ９の入力に接続して、その
出力にボロー出力信号Coを得る。
スタであり、15〜19,25〜29,32,33,43〜45はＮチャネル
・トランジスタであって、両トランジスタ共に、ソース
に矢印を付して示す。論理ゲート1,2の出力を共通接続
し、接続点ｆをインバータ８の入力に接続して、その出
力に差出力信号Ｄを得、論理ゲート3,4の出力を共通接
続し、接続点ｋをインバータ９の入力に接続して、その
出力にボロー出力信号Coを得る。
入力信号A,B,Ciに対する論理ゲート1,2の出力と差出
力信号Ｄを第１表の真理値表に、また、論理ゲート3,4
の出力とボロー出力信号Coを第２表の真理値表に示す。
力信号Ｄを第１表の真理値表に、また、論理ゲート3,4
の出力とボロー出力信号Coを第２表の真理値表に示す。
一例として、Ａ＝0,B＝0,Ci＝１の場合には、Ｐチャ
ネル・トランジスタ10,11,14が同時にオンして、論理ゲ
ート１の出力は１、論理ゲート２は高出力インピーダン
スとなって、共通接続点ｆが１となり、インバータ８で
反転されて差出力信号Ｄは０となる。一方、Ｎチャネル
・トランジスタ43と45が同時にオンして、論理ゲート４
の出力は０、論理ゲート３は高出力インピーダンスとな
って、共通接続点ｋが０となり、インバータ９で反転さ
れて、ボロー出力信号Coは１となる。
ネル・トランジスタ10,11,14が同時にオンして、論理ゲ
ート１の出力は１、論理ゲート２は高出力インピーダン
スとなって、共通接続点ｆが１となり、インバータ８で
反転されて差出力信号Ｄは０となる。一方、Ｎチャネル
・トランジスタ43と45が同時にオンして、論理ゲート４
の出力は０、論理ゲート３は高出力インピーダンスとな
って、共通接続点ｋが０となり、インバータ９で反転さ
れて、ボロー出力信号Coは１となる。
第1,2表の真理値表から、D,Coは次式で表わされ、減
算セルとして動作していることがわかる。
算セルとして動作していることがわかる。
Ｄ＝ＡCi Co＝Ａ＋ＢCi＋CiＡ 次に、第１図の減算セルの減算時間を見積る。入力信
号A,B,Ciが同時に入力されたとすると、インバータ5,6,
7で、それぞれ，，▲▼が同時に得られ、A,B,C
i，，，▲▼の６つの信号が論理ゲート１〜４
に入力され、インバータ8,9でバッファされるから、差
出力信号Ｄは、インバータ２段と論理ゲート（１又は
２）１段の、ゲート３段の遅延時間で、また、ボロー出
力信号Coも同様に、インバータ２段と論理ゲート（３又
は４）１段の、ゲート３段の遅延時間で得られる。
号A,B,Ciが同時に入力されたとすると、インバータ5,6,
7で、それぞれ，，▲▼が同時に得られ、A,B,C
i，，，▲▼の６つの信号が論理ゲート１〜４
に入力され、インバータ8,9でバッファされるから、差
出力信号Ｄは、インバータ２段と論理ゲート（１又は
２）１段の、ゲート３段の遅延時間で、また、ボロー出
力信号Coも同様に、インバータ２段と論理ゲート（３又
は４）１段の、ゲート３段の遅延時間で得られる。
従って、本発明による減算セルの減算時間は、従来の
減算セル（第３図）に比べて、差出力信号D,ボロー出力
信号Coともに、約５分の３に短縮されていることにな
る。
減算セル（第３図）に比べて、差出力信号D,ボロー出力
信号Coともに、約５分の３に短縮されていることにな
る。
なお、論理ゲート１〜４の内部構成は、第１図に示す
ものに限定されることはなく、反機能を有した複合ゲー
トならどんな構成でも良い。例えば、論理ゲート１の場
合に、▲▼がA,Bとほぼ同じタイミングで入力され
るならば、第２図の如き構成にした方がより高速とな
る。これは、第１図のＰチャネル,Nチャネル・トランジ
スタ14,15をそれぞれ電源（VDD），グランド側に接続し
た構成になっていて、付番、付記号は第１図のそれと完
全に対応している。これは、信号▲▼,A,Bが、，
に比べてインバータ１段分早く到来するため、▲
▼,A,Bの入力するトランジスタを固定電位点側にもって
来ることによって、遅れて到来する，の入力するト
ランジスタ11,13,16,18の負荷容量を最小にし、伝搬遅
延時間の短縮を図ったものである。
ものに限定されることはなく、反機能を有した複合ゲー
トならどんな構成でも良い。例えば、論理ゲート１の場
合に、▲▼がA,Bとほぼ同じタイミングで入力され
るならば、第２図の如き構成にした方がより高速とな
る。これは、第１図のＰチャネル,Nチャネル・トランジ
スタ14,15をそれぞれ電源（VDD），グランド側に接続し
た構成になっていて、付番、付記号は第１図のそれと完
全に対応している。これは、信号▲▼,A,Bが、，
に比べてインバータ１段分早く到来するため、▲
▼,A,Bの入力するトランジスタを固定電位点側にもって
来ることによって、遅れて到来する，の入力するト
ランジスタ11,13,16,18の負荷容量を最小にし、伝搬遅
延時間の短縮を図ったものである。
発明の効果 以上説明したように本発明によれば、従来の回路に比
べ、約1.7倍の減算速度を有するCMOSトランジスタ構成
の減算セルを得ることができ、CMOS構成の割算器，多入
力減算器等を構築するのに最適であって、その効果は極
めて大きいものである。
べ、約1.7倍の減算速度を有するCMOSトランジスタ構成
の減算セルを得ることができ、CMOS構成の割算器，多入
力減算器等を構築するのに最適であって、その効果は極
めて大きいものである。
第１図は本発明の一実施例の減算セルの具体的回路構成
図、第２図は第１図中の論理ゲート１の他の実施例を示
す回路図、第３図は従来の減算セルの回路構成図であ
る。 1,2,3,4……論理ゲート、5,6,7,8,9……インバータ、Ａ
……被減算信号、Ｂ……減算信号、Ci……ボロー入力信
号、Co……ボロー出力信号、ａ〜ｅ……入力信号、f,k
……出力、g,h,l,m,n……入力信号。
図、第２図は第１図中の論理ゲート１の他の実施例を示
す回路図、第３図は従来の減算セルの回路構成図であ
る。 1,2,3,4……論理ゲート、5,6,7,8,9……インバータ、Ａ
……被減算信号、Ｂ……減算信号、Ci……ボロー入力信
号、Co……ボロー出力信号、ａ〜ｅ……入力信号、f,k
……出力、g,h,l,m,n……入力信号。
Claims (1)
- 【請求項１】第１、第２、第３、第４、第５の入力を有
し、上記第１、第２、第３の入力が共に高論理レベルの
第１の場合又は上記第１、第４、第５の入力が共に高論
理レベルの第２の場合の少なくとも一方の場合に出力が
低論理レベルとなり、上記第１、第２、第３の入力が共
に低論理レベルの第３の場合又は上記第１、第４、第５
の入力が共に低論理レベルの第４の場合の少なくとも一
方の場合に出力が高論理レベルとなり、上記第１〜第４
の場合以外の入力条件のときには出力は高インピーダン
ス状態となる第１、第２の論理ゲートと、第６、第７の
入力を有し、上記第６、第７の入力が共に高論理レベル
の第５の場合に出力が低論理レベルとなり、上記第６、
第７の入力が共に低論理レベルの第６の場合に出力が高
論理レベルとなり、上記第５、第６の場合以外の入力条
件のときには出力は高インピーダンス状態となる第３の
論理ゲートと、第８、第９、第10の入力を有し、上記第
８、第９の入力が共に高論理レベルの第７の場合又は上
記第８、第10の入力が共に高論理レベルの第８の場合の
少なくとも一方の場合に出力が低論理レベルとなり、上
記第８、第９の入力が共に低論理レベルの第９の場合又
は上記第８、第10の入力が共に低論理レベルの第10の場
合の少なくとも一方の場合に出力が高論理レベルとな
り、上記第７〜第10の場合以外の入力条件のときには出
力は高インピーダンス状態となる第４の論理ゲートと、
第１、第２のインバータとを具備し、被減算信号を、上
記第１の論理ゲートの第２の入力と上記第２の論理ゲー
トの第２の入力とに入力し、上記被減算信号の反転信号
を、上記第１の論理ゲートの第５の入力と上記第２の論
理ゲートの第４の入力と上記第３の論理ゲートの第６の
入力と上記第４の論理ゲートの第10の入力とに入力し、
減算信号を、上記第１の論理ゲートの第３の入力と上記
第２の論理ゲートの第５の入力と上記第３の論理ゲート
の第７の入力と上記第４の論理ゲートの第９の入力とに
入力し、上記減算信号の反転信号を、上記第１の論理ゲ
ートの第４の入力と上記第２の論理ゲートの第３の入力
とに入力し、ボロー入力信号を上記第２の論理ゲートの
第１の入力と上記第４の論理ゲートの第８の入力とに入
力し、上記ボロー入力信号の反転信号を、上記第１の論
理ゲートの第１の入力に入力し、上記第１と第２の論理
ゲートの出力を上記第１のインバータの入力に接続し、
上記第３、第４の論理ゲートの出力を上記第２のインバ
ータの入力に接続して、上記第１のインバータの出力に
差信号出力を得、上記第２のインバータの出力にボロー
出力信号を得るように構成したことを特徴とする減算セ
ル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61265973A JPH0810427B2 (ja) | 1986-11-07 | 1986-11-07 | 減算セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61265973A JPH0810427B2 (ja) | 1986-11-07 | 1986-11-07 | 減算セル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63118934A JPS63118934A (ja) | 1988-05-23 |
| JPH0810427B2 true JPH0810427B2 (ja) | 1996-01-31 |
Family
ID=17424606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61265973A Expired - Lifetime JPH0810427B2 (ja) | 1986-11-07 | 1986-11-07 | 減算セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810427B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3185622B2 (ja) * | 1995-08-24 | 2001-07-11 | 松下電器産業株式会社 | 全減算器 |
| CN103699353B (zh) * | 2013-12-05 | 2016-06-08 | 西安交通大学 | 一种一位全减器电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4685079A (en) * | 1984-12-14 | 1987-08-04 | Rca Corporation | Ripple-borrow binary subtraction circuit |
| US4709346A (en) * | 1985-04-01 | 1987-11-24 | Raytheon Company | CMOS subtractor |
-
1986
- 1986-11-07 JP JP61265973A patent/JPH0810427B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63118934A (ja) | 1988-05-23 |
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|---|---|---|
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