JPS595348A

JPS595348A - 全加算器

Info

Publication number: JPS595348A
Application number: JP11457782A
Authority: JP
Inventors: Masaru Uya; 宇屋　優
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1982-06-30
Filing date: 1982-06-30
Publication date: 1984-01-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は全加算器に関し、特に０ＭＯ８（相補型絶縁ゲ
ート電界効果）トランジスタを用いて構成するのに最適
な全加算器に関するものである。

従来の全加算器を第１図に示す。加算信号人と被加算信
号Ｂと桁上げ入力信号Ｃｉを入力して、和出力信号Ｓと
桁上げ出力信号Ｃｏを出力する公知の回路である。１，
２はＮＯＲゲート、３，４はＡＮＤ、ＮＯＲ複号グート
、６〜７はＮＡＮＤゲートでアシ、全て公知のＣＭＯＳ
ゲートで構成されている。ＮＯＲゲート１と復号ゲート
３．ＮＯＲゲート２と復号ゲート４の組み合わせで、そ
れぞれＥＸＯＲ（排他的論理和）ゲートの機能を持つ。

従って、和出力信号Ｓ２桁上げ出力信別０はそれぞれ次
式の如く表わされる。

さて、第１図の全加算器に入力信号Ａ、Ｂ。

Ｃｉが同期に入力された場合の加算時間は、和出力信号
Ｓは、１．３，２．４の４段のゲートを伝搬した後書ら
れるため、ゲート４段の遅延時間となり、桁上げ出力信
号Ｇｏは同様に１．３，６．７のゲートを通過するため
、ゲート４段の遅延時間となる。

本発明は、従来の全加算器の加算時間を大幅に短縮して
、より高速の加算器１乗算器を構成するのに最適な全加
算器を提供せんとするものである。

本発明の実施例を第２図に示す。

加算信号人、被加算信号Ｂ２桁上げ入力信号Ｃｉを入力
し、和出力信号Ｓと桁上げ出力信号Ｃｏを出力する０Ｍ
Ｏ８）ランジヌタ構成の全加算器である。１．２．３は
０ＭＯ８）ランジスタ構成の論理ゲートであり、共に同
じ機能を有するものである。論理ゲート１　（２，３も
同様）は、ａ　−ｅの５つの入力信号を入力し、ａ＝ｂ
＝ｃ＝１（高論理レベ）ｖ　）が、又はａ＝ｄ＝ｅ＝１
のとき、出力ｆ−０（低論理レベ）ｖ　）となり、ａ＝
ｂ＝ｃ＝０か、又はａ＝ａ＝ｅ＝ｏのとき、出力ｆ＝１
となり、上記以外の入力条件のときには、出力ｆは高イ
ンピーダンス状態となる。４は２人力（ｇ、ｈ）の論理
ゲートであり、ｇ＝ｈ＝１のとき、出力に＝０となり、
ｇ＝ｈ＝ｏのとき、出力に＝１となり、それ以外の入力
条件では出力には高インピーダンス状態となる。５，６
．７は公知の０ＭＯ８構成のインバータである。

１０〜１４　、２０〜２４．３０〜３４，４０゜４１は
Ｐチャネル・トランジスタであり、１５〜１９　、２５
〜２９．３５〜３９，４２．４３はＮチャネル・トラン
ジスタであって、両トランジスタ共に、ソースに矢印を
付して示す。論理ゲート１．２の出力を共通接続し、接
続点に和出力信号Ｓを得、論理ゲート３，４の出力を共
通接続し、接続点に桁上げ出力信号Ｃｏを得る。

入力信号Ａ＋　Ｂ　、　Ｃ１に対する論理ゲート１，２
の出力と和出力信号Ｓを第１表の真理値表に、また論理
ゲート３，４の出力と桁上げ出力信号■を第２表の真理
値表に示す。

第１表第２表一例として、ム＝Ｏ、Ｂ　＝１　、ｃｉ＝ｏノ場合に１
は、Ｐチャネル・トランジスタ１０，１１．１４が同時
にオンして、論理ゲート１の出力は１．論理ゲート２は
高出力インピーダンスとなって、和出力信号Ｓは１とな
り、Ｈチャネル・トランジスタ３５．３８．３９が同時
にオンして、論理ゲート３の出力は０、論理ゲート４は
高出力インピーダンスとなって、桁上げ出力信号ＣＯは
０となる。

第１，２表の真理値表から、Ｓ、Ｇｏは次式で表わされ
、全加算器として動作していることがわかる。

Ｓ＝Ａ■Ｂの伍Ｇｏ＝ＡＢ　＋ＢＣｉ　＋ＣｉＡ次に、第２図の全加算器の加算時間を見積る。

入力信号Ａ　、　Ｂ　、Ｃｉが同時に入力されたとする
と、インバータ５，６．７で、それぞれ人ｌ　Ｂ　ＩＣ
ｉが同時に得られ、Ａ　、　Ｂ　、Ｃｉ　、ム、Ｂ、Ｃ
ｉの６つの信号が論理ゲート１〜４に入力されるから、
和出力信号Ｓは、インバータ１段と論理ゲート（１又は
２）１段の、ゲート２段の遅延時間で、まだ、桁上げ出
力信号ＣＯも同様に、インバータ１段と論理ゲート（３
又は４）１段の、ゲート２段の遅延時間で得られる。

従って、本発明による全加算器の加算時間は、従来の全
加算器（第１図）に比べて、和出力信号Ｓ９桁上げ出力
信邪０ともに、約２分の１に短縮されていることに寿る
。

なお、論理ゲート１〜４の内部構成は、第２図に示すも
のに限定されることはなく、同機能を有　　４した復号
ゲートならどんな構成でも良い。例えば論理ゲート１の
場合に、Ｃ１がＡ、Ｂとほぼ同じタイミングで入力され
るならば、第３図の如き構成にした方がよシ高速となる
。これは、第２図のＰチャネル、Ｎチャネル・トランジ
スタ１４．１５をそれぞれ電源（ｖＤＤ）、グランド側
に接続した構成になっていて、付番、付記号は第２図の
それと完全に対応している。これは、信号Ｃｉ　、　Ａ
　、　Ｂが、ム、Ｂに比べてインバータ１段分早く倒来
するため、Ｃｉ　、　Ａ　、　Ｈの入力するトランジス
タを固定電位点側にもって来ることによって、遅れて倒
来するＡ、Ｂの入力するトランジスタ１１，１３゜１６
．１８の負荷容量を最小にし、伝搬遅延時間の短縮を図
ったものである。

以上説明したように本発明によれば、従来の回路に比べ
、約２倍の加算速度を有する（７ＭＯ８全加算器を得る
ことができ、０ＭＯ８構成の乗算器多入力加算器等を構
築するのに最適であって、その効果は極めて大きいもの
である。

【図面の簡単な説明】

第１図は従来の全加算器の回路構成図、第２図は本発明
の実施例の具体的回路構成図、第３図は第２図中の論理
ゲート１の他の実施例を示す図である。１．２，３．４・・・・・・論理ゲート、５，６．７・
・・・・・インバータ。

Claims

【特許請求の範囲】

（１）第１．第２．第３．第４．第５の入力を有し、前
記第１．第２．第３の入力が共にハイレベルの第１の場
合、又は前記第１．第４．第５の入力が共にハイレベル
の第２の場合の少なくとも一方の場合出口がローレベル
となり、前記第１．第２゜第３の入力が共にローレベル
の第３の場合、又は前記第１．第４．第５の入力が共に
ローレベルの第４の場合の少なくとも一方の場合出力が
ハイレベルとなり、前記第１〜第４の場合以外の入力条
件のときには、出力は高インピーダンス状態となる第１
．第２．第３の論理ゲートと、第６．第７の入力を有し
、前記第６．第７の入力が共にハイレベルの第５の場合
、出力がローレベルとなシ、前記第６．第７の入力が共
にローレベルの第６の場合、出力がハイレベルとなシ、
前記第６．第６ピーダンス状態となる第４の論理ゲート
とを具備し、第１の入力信号を前記第１の論理ゲートの
第２の入力と、前記第２の論理ゲートの第２の入力と、
前記第３の論理ゲートの第２の入力とに入力し、前記第
１の入力信号の反転信号を前記第１の論理ゲートの第６
の入力と、前記第２の論理ゲートの第４の入力と、前記
第３の論理ゲートの第６の入力と、前記第４の論理ゲー
トの第６の入力とに入力し、第２の入力信号を前記第１
の論理ゲートの第４の入力と、前記第２の論理ゲートの
第３の入力と、前記第３の論理ゲートの第４の入力とに
入力し、前記第２の入力信号の反転信号を前記第１の論
理ゲートの第３の入力と、前記第２の論理ゲートの第５
の入力と、前記第３の論理ゲートの第３の入力と、前記
第４の論理ゲートの第７の入力とに入力し、第３の入力
信号を前記第１の論理ゲートの第１の入力に入力し、前
記第３の入力信号の反転信号を前記第２の論理ゲートの
第１の入力と、前記第３の論理ゲートの第１の入力とに
逆接続し、和出力信号を得、前記第３．第４の論理ゲー
トの出力を共通接続し、桁上げ出力信号を得るように構
成したことを特徴とする全加算器。
（２）第３の入力信号が桁上げ入力信号であることを特
徴とする特許請求の範囲第１項記載の全加算器。