KR0144415B1

KR0144415B1 - 전 가산기

Info

Publication number: KR0144415B1
Application number: KR1019940003766A
Authority: KR
Inventors: 김용범
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1994-02-28
Filing date: 1994-02-28
Publication date: 1998-08-17
Also published as: KR950025527A

Abstract

본 발명은 연산 논리장치에 사용되는 전 가산기에 관한 것으로, 하나의 반전 게이트와 두 개의 트랜지스터로 구성된 익스클루시브-오아 게이트와, 세 개의 반전 게이트와함께 네 개의 전달 게이트만으로 가산기를 구현하여 입력을 출력으로 직접 사용함으로써, 레이아웃시에 차지하는 면적을 줄일 뿐만 아니라 동작 속도 또한 향상시킨 전 가산기에 관한 기술이다.

Description

전 가산기

제1도는 종래의 전 가산기의 한예를 도시한 회로도.

제2도는 본 발명의 전 가산기의 [실시예]를 도시한 회로도.

*도면의 주요부분에 대한 부호의 설명

11:익스클루시브-오아 게이트

본 발명은 전 가산기에 관한 것으로, 보다 상세하게는 연산 논리장치(ALU:Arithmetic and Logic Unit)를 구현하는데 사용되는 전 가산기(full adder)에 관한 것이다.

일반적으로, 가산기는 아날로그 계산기의 연산부에 사용되는 회로의 일종으로서 입력 데이터로 표현되는 수의 합을 출력 데이터로 표현하는 연산장치의 기본요소인데, 특히 세 개의 입력 단자와 두 개의 출력 단자를 가지고 있으며 입력되는 두 개의 연산수와 하위에서의 자리 올림수 하나를 합하여 합과 상위로의 자리 올림수로 출력하는 것을 전 가산기라 한다.

제1도는 종래의 전 가산기의 한예를 도시한 것으로, 아래에 도시된 표1의 진리표를 참조하여 그 동작과 구성을 설명하기로 한다.

제1도의 전 가산기는 상기 진리표에 도시된 바와 같이 세 개의 단자로 입력(X,Y,Z)를 받아들여 덧셈 계산을 한 다음, 합(S)과 자리 올림수인 캐리(C)를 출력한다.

상기 진리표를 참조하여 구한 합(S)과 캐리(C)의 논리식은 아래와 같다.

제1도의 전 가산기는 상기의 합(S)과 캐리(C)의 논리식을 기본으로 하여 구현한 것으로, 합(S)은 두 입력 X,Y를 익스클루시브-오아 게이트(exclusive-OR gate)(EOR1)로 조합한 다음에 그 결과를 다시 입력 Z와 익스클루시브-오아 게이트(EOR2)로 조합하여 구하고, 캐리(C)는 두 입력 X,Y를 익스클루시브-오아 게이트(EOR1)로 조합한 결과를 입력Z와 앤드 게이트(AND gate)(AND1)로 논리곱하고 두 입력 X,Z를 앤드 게이트(AND2)로 논리곱하여 각각의 결과(즉, 엔드게이트(AND1,AND2)를 오아 게이트(OR gate)(OR1)로 논리합하여 구하게 된다.

이와 같이 종래의 전 가산기는 캐리(C)와 합(S)를 출력하는 데에 두 개의 익스클루시브-오아 게이트(EOR1,EOR2)와 두 개의 앤드 게이트(AND1,AND2)와 하나의 오아 게이트(OR1)를 사용함으로써, 전체 36개의 트랜지스터로 회로를 구현해야 하므로 래이아웃시에 차지하는 면적이 크고, 많은 수의 토랜지스터가 회로 동작에 관여하므로 동작 속도 또한 느린 단점이 있다.

따라서 본 발명은 상기한 종래 문제점을 해결하기 위해 이루어진 것으로, 입력 X 또는 Y와 Z를 캐리(C)와 합(S)을 출력하는데 직접적으로 이용하도록 가산기를 구현함으로써 래이아웃시에 차지하는 면적을 줄일 뿐만 아니라 동작 속도를 빠르게 하도록 된 전 가산기를 제공함에 그 목적이 있다.

상기한 목적을 달성하기 위해 본 발명의 실시예에 따른 전 가산기는, 제1입력과 제2입력을 입력으로 하는 익스클루시브-오아 게이트와, 이 익스클루시브-오아 게이트의 출력을 반전시키는 제1반전 게이트와, 이 제1반전 게이트의 출력을 반전시키는 제2반전 게이트와, 제3입력을 반전시키는 제3반전 게이트와, 각각의 드레인은 상기 제3반전 게이트의 출력노드에 공통 접속되고 각각의 게이트는 상기 제1 및 제2반전 게이트의 출력노드에 접속되며 각각의 소오스는 출력단자합에 공통 연결된 PMOS형 트랜지스터와 NMOS형 트랜지스터로 된 제1전달 게이트와, 각각의 드레인은 상기 제3입력에 공통 접속되고 각각의 게이트는 상기 제1 및 제2잔전 게이트의 출력노드에 접속되며 각각의 소오스는 출력단 합에 공통 연결된 PMOS형 트랜지스터와 NMOS형 트랜지스터로 된 제2전달 게이트와, 각각의 드레인은 상기제3입력에 공통 접속되고 각각의 게이트는 상기 제1 및 제2반전 게이트의 출력노드에 접속되며 각각의 소오스는 출력단 캐리에 공통 연결된 PMOS형 트랜지스터와 NMOS형 트랜지스터로 된 제3전달 게이트와, 각각의 드레인은 상기 제2입력에 공통 접속되고 각각의 게이트는 상기 제1 및 제2반전 게이트의 출력노드에 접속되며 각각의 소오스는 출력단 캐리에 공통 연결된 PMOS형 트랜지스터와 NMOS형 트랜지스터로 된 제4전달 게이트를 포함하는 것을 특징으로 한다.

이하, 본 발명에 대해 첨부된 도면을 참조하여 더욱 상세히 설명한다.

제2도는 본 발명의 전 가산기의 실시예를 도시한 것으로, 제1입력(X)과 제2입력(Y)을 입력으로 하는 익스클루시브-오아 게이트(11)와, 상기 익스클루시브-오아 게이트(11)의 출력을 반전시키는 제1반전 게이트(ⅠNV1)와, 상기 제1반전 게이트(ⅠNV1)의 출력을 반전시키는 제2반전 게이트(ⅠNV2)와, 제3입력(Z)을 반전시키는 제3반전 게이트(ⅠNV4)와, 각각의 드레인은 상기 제3반전 게이트(ⅠNV4)의 출력노드에 공통 접속되고 각각의 게이트는 상긱제1 및 제2반전게이트(ⅠNV1,ⅠNV2)의 출력노드에 접속되며 각각의 소오스는 출력단 합(S)에 공통 연력된 PMOS형 트랜지스터와 NMOS형 트랜지스터로 된 제1전달 게이트(T1)와, 각각의 드레인은 상기 제3입력(Z)에 공통 접속되고 각각의 게이트는 상기 제1 및 제2반전 게이트(ⅠNV1,ⅠNV2)의 출력노드에 접속되며 각각의 소오스는 출력단 함(S)에 공통 연결된 PMOS형 트랜지스터와 NMOS형 트랜지스터로 된 제2전달 게이트(T2)와, 각각의 드레인은 상기 제3입력(Z)에 공통 접속되고 각각의 게이트는 상기 제1 및 제2반전 게이트(ⅠNV1,ⅠNV2)의 출력노드에 접속되며 각각의 소오스는 출력단 캐리(C)에 공통 연결된 PMOS형 트랜지스터와 NMOS형 트랜지스터로 된 제3전달 게이트(T3)와, 각각의 드레인은 상기 제2입력(Y)에 공통 접속되고 각각의 게이트는 상기 제1 및 제2반전 게이트(ⅠNV1,ⅠNV2)의 출력노드에 접속되며 각각의 소오스는 출력단 캐리(C)에 공통 연결된 PMOS형 트랜지스터와 NMOS형 트랜지스터로 된 제4전달 게이트(T4)로 구성된다.

여기서, 상기 익스클루시브-오아 게이트(11)는 상기 제2입력(Y)을 반전시키는 반전 게이트(ⅠNV3)와 드레인은 상기 반전 게이트(ⅠNV3)의 출력노드에 접속디고 게이트로는 상기 제1입력(X)이 인가되며 소오스가 해당 익스클루시브-오아 게이트(11)의 출력노드(N1)에 접속된 NMOS형 트랜지스터(MN1)와, 드레인은 상기 제2입력(Y)에 연결되고 게이트로는 상기 제1입력(X)이 인가되며 소오스는 상기 출력노드(N1)에 접속된 PMOS형 트랜지스터(MP1)로 구성된다.

이어, 본 발명의 [실시예]에 따른 전 가산기의 동작을 진리표와 제2도를 참조하여 동시에 설명하기로 한다.

첫 번째로, 입력X와 Y가 둘다 로직로우(L;0)상태인 경우에는 익스클루시브-오아 게이트(11)의 PMOS형 트랜지스터(MP1)가 턴-온(turn-on)되어 노드(N1)로 로직로우(0) 상태인 입력Y가 전달되고, 이에 따라 제1반전 게이트(ⅠNV1)의 출력노드(N2)는 로직하이(H;1), 제2반전 게이트(ⅠNV2)의 출력노드(N3)는 로직로우(0) 상태가 되어 제2 및 제4전달 게이트(T2,T4)가 턴온되므로 캐리(C)에는 입력 Y의 로직 상태가 잔달되고, 합(S)에는 입력Z의 로직 상태가 전달된다.

두 번째로, 입력X와 Y가 둘 다 로직하이(H;1)상태인 경우에는 익스클루시브-오아 게이트(11)의 NMOS형 트랜지스터(MN1)가 턴-온되어 상기 노드(N1)로는 반전 게이트(ⅠNV3)에 의해 로직로우(0)로 반전된 입력Y의 신호가 전달되고, 이에 따라 제1반전 게이트(ⅠNV1)의 출력노드(N2)는 로직하이(1), 제2반전 게이트(ⅠNV2)의 출력노드(N3)는 로직로우(0)상태가 되어 제2 및 제4전달 게이트(T2,T4)가 턴온되므로 캐리(C)에는 입력Y의 로직 상태가 전달되고, 합(S)에는 입력 Z의 로직상태가 전달된다.

세 번째로, 입력 X는 로직로우(0)이고 입력 Y는 로직하이(1)인 경우에는 익스클루시브-오아 게이트(11)의 PMOS형 트랜지스터(MP1)가 턴-온 되어 상기 노드(N1)로 로직하이(1) 상태인 입력 Y가 전달되고, 이에 따라 제1반전 게이트(ⅠNV1)의 출력노드(N2)는 로직로우(0), 제2반전 게이트(ⅠNV2)의 출력노드(N3)는로직하이(1) 상태가 되어 제1 및 제3전달 게이트(T1,T3)가 턴온되므로 캐리(C)에는 입력 Z의 로직 상태가 전달되고, 합(S)에는 제3반전 게이트(ⅠNV4)를 통과한 입력 Z의 신호(즉, 반전된 신호임)가 전달된다.

네 번째로, 입력 X는 로직하이(1)이고 입력 Y는 로직로우(0)인 경우에는 익스클루시브-오아 게이트(11)의 NOMS형 트랜지스터(MN1)가 턴-온되어 상기 노트(N1)로 입력 Y의 반전 상태인 로직하이(1) 상태가 전달되고, 이에 따라 제1반전 게이트(ⅠNV1)의 출력노드(N2)는 로직로우(0), 제2반전 게이트(ⅠNV2)의 출력노드(N3)는 로직하이(1) 상태가 되어 제1 및 제3전달 게이트(T1,T3)가 턴온되므로 캐리(C)에는 입력 Z의 로직상태가 전달되고, 합(S)에는 제3반전 게이트(ⅠNV4)를 통과한 입력 Z의 신호(즉, 반전된 신호임)가 전달된다.

한편 도면으로 도시하지는 않았으나, 상기 제2도에서 제4전달 게이트(T4)의 입력으로 입력 Y 대신에 입력 X를 사용해도 동일한 결과를 얻을 수 있다.

이상에서 설명한 본 발명의 전 가산기를 사용하게 되면 입력 X 또는 Y와 Z를 합(S)과 캐리(C)로 적절하게 전달하여 연산의 결과를 출력할 수 있도록 단지 18개의 트랜지스터로 가산기를 구현하였으므로, 회로의 구조가 간단하여 래이아웃 면적이 감소될 뿐만 아니라, 동작 속도 또한 향상되는 효과를 얻게 된다.

Claims

세 신호를 입력으로 하여 그 합과 캐리를 구하는 전 가산기에 있어서, 제1입력과 제2입력을 입력으로 하는 익스클루시브-오아 게이트와, 상기 익스클루시브-오아 게이트의 출력을 반전시키는 제1반전 게이트와, 상기 제1반전 게이트의 출력을 반전시키는 제2반전 게이트와, 제3입력을 반전시키는 제3반전 게이트와, 각각의 드레인은 상기 제3반전 게이트의 출력노드에 공통 접속되고 각각의 게이트는 상기 제1 및 제2반전 게이트의 출력노드에 접속되며 각각의 소오스는 출력단 합에 공통 연결된 제1전달 게이트와, 각각의 드레인은 상기 제3입력에 공통 접속되고 각각의 게이트는 상기 제1 및 제2반전 게이트의 출력노드에 접속되며 각각의 소오스는 출력단 합에 공통 연결된 제2전달 게이트와, 각각의 드레인은 상기 제3입력에 공통 접속되고 각각의 게이트는 상기 제1 및 제2반전 게이트의 출력노드에 접속되며 각각의 소오스는 출력단 캐리에 공통 연결된 제3전달 게이트와, 각각의 드레인은 상기 제2입력에 공통 접속되고 각각의 게이트는 상기 제1 및 제2반전 게이트의 출력노드에 접속되며 각각의 소오스는 출력단 캐리에 공통 연결된 제4전달 게이트를 포함하는 것을 특징으로 하는 전 가산기.
제1항에 있어서, 상기 익스클루시브-오아 게이트는, 상기 제2입력을 반전시키는 반전게이트와, 드레인은 상기 반전 게이트의 출력노드에 접속되고 게이트로는 상기 제1입력이 인가되며 소오스가 출력노드에 접속된 NMOS형 트랜지스터와, 드레인은 상기 제2입력에 연결되고 게이트로는 상기 제1입력이 인가되며 소오스는 상기 출력노드에 접속된 PMOS형 트랜지스터를 포함하는 것을 특징으로 하는 전 가산기.