JPH05291942A - 複合論理回路 - Google Patents
複合論理回路Info
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- JPH05291942A JPH05291942A JP4093987A JP9398792A JPH05291942A JP H05291942 A JPH05291942 A JP H05291942A JP 4093987 A JP4093987 A JP 4093987A JP 9398792 A JP9398792 A JP 9398792A JP H05291942 A JPH05291942 A JP H05291942A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
Abstract
(57)【要約】 （修正有）
【目的】 より少ない数のトランジスタで、第１、第２
の電位間で変化する論理信号間と第１、第３の電位間で
変化する論理信号間での論理演算を実行する。 【構成】 ゲートに論理信号Ｉｂが入力されるＮチャン
ネルＭＯＳ−ＦＥＴ４及びゲートに論理信号Ｉｂの反転
信号が入力されるＮチャンネルＭＯＳ−ＦＥＴ６は、Ｏ
Ｎすることにより出力の各々をＧＮＤにする。ゲートに
論理信号Ｉａが入力されるＮチャンネルＭＯＳ−ＦＥＴ
５、７は、ＯＮすることにより出力の各々をＧＮＤにす
る。Ｉａ、ＩｂがともにＧＮＤでＯａはＶＥＥレベル、
それ以外ではＧＮＤレベルとなる。またＩａがＧＮＤレ
ベル、ＩｂがＶＤＤレベルでＯｂはＶＥＥレベル、それ
以外ではＧＮＤレベルとなる。これはＮＯＲ演算であ
る。また回路の一部の変更してＮＡＮＤ演算ができる。
の電位間で変化する論理信号間と第１、第３の電位間で
変化する論理信号間での論理演算を実行する。 【構成】 ゲートに論理信号Ｉｂが入力されるＮチャン
ネルＭＯＳ−ＦＥＴ４及びゲートに論理信号Ｉｂの反転
信号が入力されるＮチャンネルＭＯＳ−ＦＥＴ６は、Ｏ
Ｎすることにより出力の各々をＧＮＤにする。ゲートに
論理信号Ｉａが入力されるＮチャンネルＭＯＳ−ＦＥＴ
５、７は、ＯＮすることにより出力の各々をＧＮＤにす
る。Ｉａ、ＩｂがともにＧＮＤでＯａはＶＥＥレベル、
それ以外ではＧＮＤレベルとなる。またＩａがＧＮＤレ
ベル、ＩｂがＶＤＤレベルでＯｂはＶＥＥレベル、それ
以外ではＧＮＤレベルとなる。これはＮＯＲ演算であ
る。また回路の一部の変更してＮＡＮＤ演算ができる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ構成の論理回路
に関し、より詳細には第１、第２の電位間で変化する論
理信号と第１、第３の電位間で変化する論理信号とが入
力される論理回路に関する。
に関し、より詳細には第１、第２の電位間で変化する論
理信号と第１、第３の電位間で変化する論理信号とが入
力される論理回路に関する。
【０００２】
【従来の技術】第１、第２の電位間で変化する論理信号
と第１、第３の電位間で変化する論理信号とが入力され
る論理回路は、従来、まず第１、第３の電位間で変化す
る論理信号をレベルシフタを用いて第１、第２の電位間
で変化する論理信号に変換し、その後、第１、第２の電
位間で変化する論理信号間での論理演算を行っていた。
と第１、第３の電位間で変化する論理信号とが入力され
る論理回路は、従来、まず第１、第３の電位間で変化す
る論理信号をレベルシフタを用いて第１、第２の電位間
で変化する論理信号に変換し、その後、第１、第２の電
位間で変化する論理信号間での論理演算を行っていた。
【０００３】図３に、第１、第２の電位間で変化する論
理信号と第１、第３の電位間で変化する論理信号とが入
力される従来の論理回路の一例を示す。
理信号と第１、第３の電位間で変化する論理信号とが入
力される従来の論理回路の一例を示す。
【０００４】この例は、ＶＥＥ＞ＧＮＤの電位関係を持
つＶＥＥ及びＧＮＤを電源とし、ＶＥＥレベルとＧＮＤ
レベルとで変化する論理信号Ｉａが入力される入力端子
と、ＶＤＤ＞ＧＮＤの関係を持つＶＤＤレベルとＧＮＤ
レベルとで変化する論理信号Ｉｂが入力される入力端子
と、論理信号Ｉｂの反転信号が入力される入力端子とを
備え、論理信号Ｉａと論理信号ＩｂとのＮＯＲ演算、及
び論理信号Ｉａと論理信号Ｉｂの反転信号とのＮＯＲ演
算を行い夫々出力信号Ｏａ、Ｏｂとして出力端子より出
力するものである。
つＶＥＥ及びＧＮＤを電源とし、ＶＥＥレベルとＧＮＤ
レベルとで変化する論理信号Ｉａが入力される入力端子
と、ＶＤＤ＞ＧＮＤの関係を持つＶＤＤレベルとＧＮＤ
レベルとで変化する論理信号Ｉｂが入力される入力端子
と、論理信号Ｉｂの反転信号が入力される入力端子とを
備え、論理信号Ｉａと論理信号ＩｂとのＮＯＲ演算、及
び論理信号Ｉａと論理信号Ｉｂの反転信号とのＮＯＲ演
算を行い夫々出力信号Ｏａ、Ｏｂとして出力端子より出
力するものである。
【０００５】図示の論理回路は、ＶＤＤレベルとＧＮＤ
レベルとで変化する論理信号Ｉｂ及び論理信号Ｉｂの反
転信号を夫々、ＶＥＥレベルとＧＮＤレベルとで変化す
る論理信号Ｃ及びその反転信号に変換するためのレベル
シフタ２１を備えている。
レベルとで変化する論理信号Ｉｂ及び論理信号Ｉｂの反
転信号を夫々、ＶＥＥレベルとＧＮＤレベルとで変化す
る論理信号Ｃ及びその反転信号に変換するためのレベル
シフタ２１を備えている。
【０００６】レベルシフタ２１は夫々ソースがＶＥＥに
接続された第１、第２のＰチャンネルＭＯＳ−ＦＥＴ２
２、２３と夫々ソースがＧＮＤに接続された第１、第２
のＮチャンネルＭＯＳ−ＦＥＴ２４、２５とからなり、
第１のＰチャンネルＭＯＳ−ＦＥＴ２２のドレインは第
１のＮチャンネルＭＯＳ−ＦＥＴ２４のドレインに、第
２のＰチャンネルＭＯＳ−ＦＥＴ２３のドレインは第２
のＮチャンネルＭＯＳ−ＦＥＴ２５のドレインに夫々接
続されている。また、第１のＰチャンネルＭＯＳ−ＦＥ
Ｔ２２のゲートは第２のＮチャンネルＭＯＳ−ＦＥＴ２
５のドレインに、第２のＰチャンネルＭＯＳ−ＦＥＴ２
３のゲートは第１のＮチャンネルＭＯＳ−ＦＥＴ２４の
ドレインに夫々接続されている。ＶＥＥレベルとＧＮＤ
レベルとで変化する論理信号Ｃ及びその反転信号は夫々
第１、第２のＰチャンネルＭＯＳ−ＦＥＴ２２、２３の
ゲートから取り出される。
接続された第１、第２のＰチャンネルＭＯＳ−ＦＥＴ２
２、２３と夫々ソースがＧＮＤに接続された第１、第２
のＮチャンネルＭＯＳ−ＦＥＴ２４、２５とからなり、
第１のＰチャンネルＭＯＳ−ＦＥＴ２２のドレインは第
１のＮチャンネルＭＯＳ−ＦＥＴ２４のドレインに、第
２のＰチャンネルＭＯＳ−ＦＥＴ２３のドレインは第２
のＮチャンネルＭＯＳ−ＦＥＴ２５のドレインに夫々接
続されている。また、第１のＰチャンネルＭＯＳ−ＦＥ
Ｔ２２のゲートは第２のＮチャンネルＭＯＳ−ＦＥＴ２
５のドレインに、第２のＰチャンネルＭＯＳ−ＦＥＴ２
３のゲートは第１のＮチャンネルＭＯＳ−ＦＥＴ２４の
ドレインに夫々接続されている。ＶＥＥレベルとＧＮＤ
レベルとで変化する論理信号Ｃ及びその反転信号は夫々
第１、第２のＰチャンネルＭＯＳ−ＦＥＴ２２、２３の
ゲートから取り出される。
【０００７】第１、第２のＮチャンネルＭＯＳ−ＦＥＴ
２４、２５のゲートに夫々論理信号Ｉｂ及び論理信号Ｉ
ｂの反転信号が入力されると、論理信号ＩｂがＶＤＤレ
ベルで第１のＮチャンネルＭＯＳ−ＦＥＴ２４がＯＮ
し、第２のＰチャンネルＭＯＳ−ＦＥＴのゲートがＧＮ
Ｄレベルになる。従って、第２のＰチャンネルＭＯＳ−
ＦＥＴはＯＮとなり、第１のＰチャンネルＭＯＳ−ＦＥ
Ｔ２２のゲートはＶＥＥレベルとなる。このとき、第１
のＰチャンネルＭＯＳ−ＦＥＴ２２、及び第２のＮチャ
ンネルＭＯＳ−ＦＥＴ２５はＯＦＦになる。また論理信
号ＩｂがＧＮＤレベルのときはこの逆に、論理信号Ｉｂ
の反転信号がゲートに入力される第２のＮチャンネルＭ
ＯＳ−ＦＥＴ２５がＯＮし、第１のＰチャンネルＭＯＳ
−ＦＥＴのゲートがＧＮＤレベルになる。従って、第１
のＰチャンネルＭＯＳ−ＦＥＴはＯＮとなり、第２のＰ
チャンネルＭＯＳ−ＦＥＴ２３のゲートはＶＥＥレベル
となる。このとき、第２のＰチャンネルＭＯＳ−ＦＥＴ
２２、及び第１のＮチャンネルＭＯＳ−ＦＥＴ２５はＯ
ＦＦになる。
２４、２５のゲートに夫々論理信号Ｉｂ及び論理信号Ｉ
ｂの反転信号が入力されると、論理信号ＩｂがＶＤＤレ
ベルで第１のＮチャンネルＭＯＳ−ＦＥＴ２４がＯＮ
し、第２のＰチャンネルＭＯＳ−ＦＥＴのゲートがＧＮ
Ｄレベルになる。従って、第２のＰチャンネルＭＯＳ−
ＦＥＴはＯＮとなり、第１のＰチャンネルＭＯＳ−ＦＥ
Ｔ２２のゲートはＶＥＥレベルとなる。このとき、第１
のＰチャンネルＭＯＳ−ＦＥＴ２２、及び第２のＮチャ
ンネルＭＯＳ−ＦＥＴ２５はＯＦＦになる。また論理信
号ＩｂがＧＮＤレベルのときはこの逆に、論理信号Ｉｂ
の反転信号がゲートに入力される第２のＮチャンネルＭ
ＯＳ−ＦＥＴ２５がＯＮし、第１のＰチャンネルＭＯＳ
−ＦＥＴのゲートがＧＮＤレベルになる。従って、第１
のＰチャンネルＭＯＳ−ＦＥＴはＯＮとなり、第２のＰ
チャンネルＭＯＳ−ＦＥＴ２３のゲートはＶＥＥレベル
となる。このとき、第２のＰチャンネルＭＯＳ−ＦＥＴ
２２、及び第１のＮチャンネルＭＯＳ−ＦＥＴ２５はＯ
ＦＦになる。
【０００８】従って、論理信号ＩｂがＶＤＤレベルのと
き第１のＰチャンネルＭＯＳ−ＦＥＴ２２のゲートはＶ
ＥＥレベルとなり、また論理信号ＩｂがＧＮＤレベルの
とき第１のＰチャンネルＭＯＳ−ＦＥＴ２２のゲートは
ＧＮＤレベルとなり、第１のＰチャンネルＭＯＳ−ＦＥ
Ｔ２２のゲート信号を取り出すことによって、ＶＤＤレ
ベルとＧＮＤレベルとで変化する論理信号ＩｂがＶＥＥ
レベルとＧＮＤレベルとで変化する論理信号Ｃに変換さ
れたことになる。また同様に、第２のＰチャンネルＭＯ
Ｓ−ＦＥＴ２３のゲート信号を取り出すことによって、
論理信号Ｉｂの反転信号が論理信号Ｃの反転信号に変換
されたことになる。
き第１のＰチャンネルＭＯＳ−ＦＥＴ２２のゲートはＶ
ＥＥレベルとなり、また論理信号ＩｂがＧＮＤレベルの
とき第１のＰチャンネルＭＯＳ−ＦＥＴ２２のゲートは
ＧＮＤレベルとなり、第１のＰチャンネルＭＯＳ−ＦＥ
Ｔ２２のゲート信号を取り出すことによって、ＶＤＤレ
ベルとＧＮＤレベルとで変化する論理信号ＩｂがＶＥＥ
レベルとＧＮＤレベルとで変化する論理信号Ｃに変換さ
れたことになる。また同様に、第２のＰチャンネルＭＯ
Ｓ−ＦＥＴ２３のゲート信号を取り出すことによって、
論理信号Ｉｂの反転信号が論理信号Ｃの反転信号に変換
されたことになる。
【０００９】論理信号Ｃ及びその反転信号は夫々ＮＯＲ
ゲート２６、２７の一方の入力となり、ＮＯＲゲート２
６、２７の他方の入力には夫々論理信号Ｉａが入力され
ている。
ゲート２６、２７の一方の入力となり、ＮＯＲゲート２
６、２７の他方の入力には夫々論理信号Ｉａが入力され
ている。
【００１０】ＮＯＲゲート２６、２７の各々は、図４に
示すように第１、第２のＰチャンネルＭＯＳ−ＦＴ２
８、２９と、第１、第２のＮチャンネルＭＯＳ−ＦＥＴ
３０、３１とからなり、第１のＰチャンネルＭＯＳ−Ｆ
ＥＴ２８のソースはＶＥＥに、ドレインは第２のＰチャ
ンネルＭＯＳ−ＦＥＴ２９のソースに夫々接続され、第
２のＰチャンネルＭＯＳ−ＦＥＴ２９のドレインは出力
端子に接続されている。第１、第２のＮチャンネルＭＯ
Ｓ−ＦＥＴ３０、３１のドレインは夫々出力端子に、ソ
ースはＧＮＤに接続されている。ＮＯＲゲートの一方の
入力端子Ａは第１のＰチャンネル及びＮチャンネルＭＯ
Ｓ−ＦＥＴのゲートに接続され、ＮＯＲゲートの他方の
入力端子Ｂは第２のＰチャンネル及びＮチャンネルＭＯ
Ｓ−ＦＥＴのゲートに接続されている。
示すように第１、第２のＰチャンネルＭＯＳ−ＦＴ２
８、２９と、第１、第２のＮチャンネルＭＯＳ−ＦＥＴ
３０、３１とからなり、第１のＰチャンネルＭＯＳ−Ｆ
ＥＴ２８のソースはＶＥＥに、ドレインは第２のＰチャ
ンネルＭＯＳ−ＦＥＴ２９のソースに夫々接続され、第
２のＰチャンネルＭＯＳ−ＦＥＴ２９のドレインは出力
端子に接続されている。第１、第２のＮチャンネルＭＯ
Ｓ−ＦＥＴ３０、３１のドレインは夫々出力端子に、ソ
ースはＧＮＤに接続されている。ＮＯＲゲートの一方の
入力端子Ａは第１のＰチャンネル及びＮチャンネルＭＯ
Ｓ−ＦＥＴのゲートに接続され、ＮＯＲゲートの他方の
入力端子Ｂは第２のＰチャンネル及びＮチャンネルＭＯ
Ｓ−ＦＥＴのゲートに接続されている。
【００１１】論理信号Ｃ又はその反転信号と、論理信号
ＩａとがともにＧＮＤレベルのとき２つのＰチャンネル
ＭＯＳ−ＦＥＴ２８、２９がＯＮ，２つのＮチャンネル
ＭＯＳ−ＦＥＴ３０、３１がＯＦＦとなり出力端子から
ＶＥＥレベルが出力される。それ以外では、いずれか一
方又は両方のＰチャンネルＭＯＳ−ＦＥＴがＯＦＦ、い
ずれか一方又は両方のＮチャンネルＭＯＳ−ＦＥＴがＯ
Ｎとなり、出力端子からＧＮＤレベルが出力される。
ＩａとがともにＧＮＤレベルのとき２つのＰチャンネル
ＭＯＳ−ＦＥＴ２８、２９がＯＮ，２つのＮチャンネル
ＭＯＳ−ＦＥＴ３０、３１がＯＦＦとなり出力端子から
ＶＥＥレベルが出力される。それ以外では、いずれか一
方又は両方のＰチャンネルＭＯＳ−ＦＥＴがＯＦＦ、い
ずれか一方又は両方のＮチャンネルＭＯＳ−ＦＥＴがＯ
Ｎとなり、出力端子からＧＮＤレベルが出力される。
【００１２】従って、論理信号Ｃと論理信号Ｉａとの論
理和の否定が、即ち論理信号Ｉｂと論理信号Ｉａとの論
理和の否定が出力信号ＯａとしてＮＯＲゲート２６の出
力端子より出力され、論理信号Ｃの反転信号と論理信号
Ｉａとの論理和の否定が，即ち論理信号Ｉｂの反転信号
と論理信号Ｉａとの論理和の否定が出力信号Ｏｂとして
ＮＯＲゲート２７の出力端子より出力される。
理和の否定が、即ち論理信号Ｉｂと論理信号Ｉａとの論
理和の否定が出力信号ＯａとしてＮＯＲゲート２６の出
力端子より出力され、論理信号Ｃの反転信号と論理信号
Ｉａとの論理和の否定が，即ち論理信号Ｉｂの反転信号
と論理信号Ｉａとの論理和の否定が出力信号Ｏｂとして
ＮＯＲゲート２７の出力端子より出力される。
【００１３】この回路の真理値表を第５図に示す。Ｉ
ａ、ＩｂがともにＧＮＤレベルでＯａはＶＥＥレベル、
それ以外ではＧＮＤレベルとなる。またＩａがＧＮＤレ
ベル、ＩｂがＶＤＤレベルでＯｂはＶＥＥレベル、それ
以外ではＧＮＤレベルとなる。
ａ、ＩｂがともにＧＮＤレベルでＯａはＶＥＥレベル、
それ以外ではＧＮＤレベルとなる。またＩａがＧＮＤレ
ベル、ＩｂがＶＤＤレベルでＯｂはＶＥＥレベル、それ
以外ではＧＮＤレベルとなる。
【００１４】図６に、他の例として、論理信号Ｉａと論
理信号ＩｂとのＮＡＮＤ演算、及び論理信号Ｉａと論理
信号Ｉｂの反転信号とのＮＡＮＤ演算を行い夫々出力信
号Ｏａ、Ｏｂとして出力端子より出力するものを示す。
理信号ＩｂとのＮＡＮＤ演算、及び論理信号Ｉａと論理
信号Ｉｂの反転信号とのＮＡＮＤ演算を行い夫々出力信
号Ｏａ、Ｏｂとして出力端子より出力するものを示す。
【００１５】先に示した例で、ＮＯＲゲート２６、２７
だったところが、図６の例ではＮＡＮＤゲート３２、３
３に置き変わった以外は図２に示したものと変わりはな
い。
だったところが、図６の例ではＮＡＮＤゲート３２、３
３に置き変わった以外は図２に示したものと変わりはな
い。
【００１６】図７にＮＡＮＤゲートの回路図を示す。Ｎ
ＡＮＤゲートは第１、第２のＰチャンネルＭＯＳ−ＦＥ
Ｔ３４、３５と、第１、第２のＮチャンネルＭＯＳ−Ｆ
ＥＴ３６、３７とからなり、第１、第２のＰチャンネル
ＭＯＳ−ＦＥＴ３４、３５のソースはＶＥＥに、ドレイ
ンは出力端子に夫々接続されている。第１のＮチャンネ
ルＭＯＳ−ＦＥＴ３６のドレインは出力端子に、ソース
は第２のＮチャンネルＭＯＳ−ＦＥＴ３７のドレインに
夫々接続されている。第２のＮチャンネルＭＯＳ−ＦＥ
Ｔ３７のソースはＧＮＤに接続されている。ＮＯＲゲー
トの一方の入力端子Ａは第１のＰチャンネル及びＮチャ
ンネルＭＯＳ−ＦＥＴのゲートに接続され、ＮＯＲゲー
トの他方の入力端子Ｂは第２のＰチャンネル及びＮチャ
ンネルＭＯＳ−ＦＥＴのゲートに接続されている。
ＡＮＤゲートは第１、第２のＰチャンネルＭＯＳ−ＦＥ
Ｔ３４、３５と、第１、第２のＮチャンネルＭＯＳ−Ｆ
ＥＴ３６、３７とからなり、第１、第２のＰチャンネル
ＭＯＳ−ＦＥＴ３４、３５のソースはＶＥＥに、ドレイ
ンは出力端子に夫々接続されている。第１のＮチャンネ
ルＭＯＳ−ＦＥＴ３６のドレインは出力端子に、ソース
は第２のＮチャンネルＭＯＳ−ＦＥＴ３７のドレインに
夫々接続されている。第２のＮチャンネルＭＯＳ−ＦＥ
Ｔ３７のソースはＧＮＤに接続されている。ＮＯＲゲー
トの一方の入力端子Ａは第１のＰチャンネル及びＮチャ
ンネルＭＯＳ−ＦＥＴのゲートに接続され、ＮＯＲゲー
トの他方の入力端子Ｂは第２のＰチャンネル及びＮチャ
ンネルＭＯＳ−ＦＥＴのゲートに接続されている。
【００１７】論理信号Ｃ又はその反転信号と、論理信号
ＩａとがともにＶＥＥレベルのとき２つのＮチャンネル
ＭＯＳ−ＦＥＴ３６、３７がＯＮ，２つのＰチャンネル
ＭＯＳ−ＦＥＴ３４、３５がＯＦＦとなり出力端子から
ＧＮＤレベルが出力される。それ以外では、いずれか一
方又は両方のＰチャンネルＭＯＳ−ＦＥＴがＯＮ、いず
れか一方又は両方のＮチャンネルＭＯＳ−ＦＥＴがＯＦ
Ｆとなり、出力端子からＶＥＥレベルが出力される。
ＩａとがともにＶＥＥレベルのとき２つのＮチャンネル
ＭＯＳ−ＦＥＴ３６、３７がＯＮ，２つのＰチャンネル
ＭＯＳ−ＦＥＴ３４、３５がＯＦＦとなり出力端子から
ＧＮＤレベルが出力される。それ以外では、いずれか一
方又は両方のＰチャンネルＭＯＳ−ＦＥＴがＯＮ、いず
れか一方又は両方のＮチャンネルＭＯＳ−ＦＥＴがＯＦ
Ｆとなり、出力端子からＶＥＥレベルが出力される。
【００１８】従って、論理信号Ｃと論理信号Ｉａとの論
理積の否定が、即ち論理信号Ｉｂと論理信号Ｉａとの論
理積の否定が出力信号ＯａとしてＮＡＮＤゲート３２の
出力端子より出力され、論理信号Ｃの反転信号と論理信
号Ｉａとの論理積の否定が，即ち論理信号Ｉｂの反転信
号と論理信号Ｉａとの論理積の否定が出力信号Ｏｂとし
てＮＡＮＤゲート３３の出力端子より出力される。
理積の否定が、即ち論理信号Ｉｂと論理信号Ｉａとの論
理積の否定が出力信号ＯａとしてＮＡＮＤゲート３２の
出力端子より出力され、論理信号Ｃの反転信号と論理信
号Ｉａとの論理積の否定が，即ち論理信号Ｉｂの反転信
号と論理信号Ｉａとの論理積の否定が出力信号Ｏｂとし
てＮＡＮＤゲート３３の出力端子より出力される。
【００１９】この回路の真理値表を第８図に示す。Ｉａ
がＶＥＥレベル、ＩｂがＶＤＤレベルでＯａはＧＮＤレ
ベル、それ以外ではＶＥＥレベルとなる。またＩａがＶ
ＥＥレベル、ＩｂがＧＮＤレベルでＯｂはＧＮＤ、それ
以外ではＶＥＥレベルとなる。
がＶＥＥレベル、ＩｂがＶＤＤレベルでＯａはＧＮＤレ
ベル、それ以外ではＶＥＥレベルとなる。またＩａがＶ
ＥＥレベル、ＩｂがＧＮＤレベルでＯｂはＧＮＤ、それ
以外ではＶＥＥレベルとなる。
【００２０】
【発明が解決しようとする課題】上記した従来の回路構
成では、多くのトランジスタが必要となり、例えば先の
２例では、共に１２個のトランジスタが必要であるが、
ＬＳＩにした場合にチップサイズが大きくなってしまう
という欠点を有していた。
成では、多くのトランジスタが必要となり、例えば先の
２例では、共に１２個のトランジスタが必要であるが、
ＬＳＩにした場合にチップサイズが大きくなってしまう
という欠点を有していた。
【００２１】そこで、本発明の目的は、より少ないトラ
ンジスタ数で従来の回路と同じ動作を実現し、ＬＳＩの
チップサイズの縮小を可能にすることである。
ンジスタ数で従来の回路と同じ動作を実現し、ＬＳＩの
チップサイズの縮小を可能にすることである。
【００２２】
【課題を解決するための手段】上記目的は、本発明の第
１の構成によれば、第１の電位と第２の電位との間で変
化する第１の論理信号を入力する第１の入力端子と、第
１の電位と第３の電位との間で変化する第２の論理信号
を入力する第２の入力端子と、第１の電位と第３の電位
との間で変化し、かつ前記第２の論理信号の反転信号で
ある第３の論理信号を入力する第３の入力端子と、第１
の論理信号と第２の論理信号との論理和の否定を表す第
１の出力信号を出力する第１の出力端子と、第１の論理
信号と第３の論理信号との論理和の否定信号を表す第２
の出力信号を出力する第２の出力端子とを有する複合論
理回路であって、該複合論理回路が、前記第１の論理信
号によって開閉される第１の接点手段と、前記第１の接
点手段に接続され、前記第２の出力信号によって開閉さ
れる第２の接点手段と、前記第２の接点手段と並列に、
前記第１の接点手段に接続され、前記第１の出力信号に
よって開閉される第３の接点手段と、前記第２の接点手
段に接続され、前記第２の論理信号によって開閉される
第４の接点手段と、前記第４の接点手段と並列に、前記
第２の接点手段に接続され、前記第１の論理信号によっ
て開閉される第５の接点手段と、前記第３の接点手段に
接続され、前記第３の論理信号によって開閉される第６
の接点手段と、前記第６の接点手段と並列に、前記第３
の接点手段に接続され、前記第１の論理信号によって開
閉される第７の接点手段とを具備してなる複合論理回路
によって達成される。
１の構成によれば、第１の電位と第２の電位との間で変
化する第１の論理信号を入力する第１の入力端子と、第
１の電位と第３の電位との間で変化する第２の論理信号
を入力する第２の入力端子と、第１の電位と第３の電位
との間で変化し、かつ前記第２の論理信号の反転信号で
ある第３の論理信号を入力する第３の入力端子と、第１
の論理信号と第２の論理信号との論理和の否定を表す第
１の出力信号を出力する第１の出力端子と、第１の論理
信号と第３の論理信号との論理和の否定信号を表す第２
の出力信号を出力する第２の出力端子とを有する複合論
理回路であって、該複合論理回路が、前記第１の論理信
号によって開閉される第１の接点手段と、前記第１の接
点手段に接続され、前記第２の出力信号によって開閉さ
れる第２の接点手段と、前記第２の接点手段と並列に、
前記第１の接点手段に接続され、前記第１の出力信号に
よって開閉される第３の接点手段と、前記第２の接点手
段に接続され、前記第２の論理信号によって開閉される
第４の接点手段と、前記第４の接点手段と並列に、前記
第２の接点手段に接続され、前記第１の論理信号によっ
て開閉される第５の接点手段と、前記第３の接点手段に
接続され、前記第３の論理信号によって開閉される第６
の接点手段と、前記第６の接点手段と並列に、前記第３
の接点手段に接続され、前記第１の論理信号によって開
閉される第７の接点手段とを具備してなる複合論理回路
によって達成される。
【００２３】また、上記目的は、本発明の第２の構成に
よれば、第１の電位と第２の電位との間で変化する第１
の論理信号を入力する第１の入力端子と、第１の電位と
第３の電位との間で変化する第２の論理信号を入力する
第２の入力端子と、第１の電位と第３の電位との間で変
化し、かつ前記第２の論理信号の反転信号である第３の
論理信号を入力する第３の入力端子と、第１の論理信号
と第２の論理信号との論理積の否定を表す第１の出力信
号を出力する第１の出力端子と、第１の論理信号と第３
の論理信号との論理積の否定信号を表す第２の出力信号
を出力する第２の出力端子とを有する複合論理回路であ
って、該複合論理回路が、前記第１の論理信号によって
開閉される第１の接点手段と、前記第１の接点手段に接
続され、前記第２の論理信号によって開閉される第２の
接点手段と、前記第２の接点手段と並列に、前記第１の
接点手段に接続され、前記第３の論理信号によって開閉
される第３の接点手段と、前記第２の接点手段に接続さ
れ、前記第２の出力信号によって開閉される第４の接点
手段と、前記第４の接点手段と並列に、前記第２の接点
手段に接続され、前記第１の論理信号によって開閉され
る第５の接点手段と、前記第３の接点手段に接続され、
前記第１の出力信号によって開閉される第６の接点手段
と、前記第６の接点手段と並列に、前記第３の接点手段
に接続され、前記第１の論理信号によって開閉される第
７の接点手段とを具備してなる複合論理回路によっても
達成される。
よれば、第１の電位と第２の電位との間で変化する第１
の論理信号を入力する第１の入力端子と、第１の電位と
第３の電位との間で変化する第２の論理信号を入力する
第２の入力端子と、第１の電位と第３の電位との間で変
化し、かつ前記第２の論理信号の反転信号である第３の
論理信号を入力する第３の入力端子と、第１の論理信号
と第２の論理信号との論理積の否定を表す第１の出力信
号を出力する第１の出力端子と、第１の論理信号と第３
の論理信号との論理積の否定信号を表す第２の出力信号
を出力する第２の出力端子とを有する複合論理回路であ
って、該複合論理回路が、前記第１の論理信号によって
開閉される第１の接点手段と、前記第１の接点手段に接
続され、前記第２の論理信号によって開閉される第２の
接点手段と、前記第２の接点手段と並列に、前記第１の
接点手段に接続され、前記第３の論理信号によって開閉
される第３の接点手段と、前記第２の接点手段に接続さ
れ、前記第２の出力信号によって開閉される第４の接点
手段と、前記第４の接点手段と並列に、前記第２の接点
手段に接続され、前記第１の論理信号によって開閉され
る第５の接点手段と、前記第３の接点手段に接続され、
前記第１の出力信号によって開閉される第６の接点手段
と、前記第６の接点手段と並列に、前記第３の接点手段
に接続され、前記第１の論理信号によって開閉される第
７の接点手段とを具備してなる複合論理回路によっても
達成される。
【００２４】
【作用】上記第１の構成によれば、第１の接点手段が開
かれ、第５及び第７の接点手段が閉じられたとき、第１
の出力信号及び第２の出力信号を第２、第３の論理信号
とは無関係に、第１の電位とすることができる。また、
第１の接点手段が閉じられ、第５及び第７の接点手段が
開かれたとき、第４の接点手段が開かれ、第６の接点手
段が閉じられれば、第１の出力信号を第２の電位、第２
の出力信号を第１の電位と夫々することができる。その
逆に、第４の接点手段が閉じられ、第６の接点手段が開
かれれば、第１の出力信号を第１の電位、第２の出力信
号を第２の電位とすることができる。
かれ、第５及び第７の接点手段が閉じられたとき、第１
の出力信号及び第２の出力信号を第２、第３の論理信号
とは無関係に、第１の電位とすることができる。また、
第１の接点手段が閉じられ、第５及び第７の接点手段が
開かれたとき、第４の接点手段が開かれ、第６の接点手
段が閉じられれば、第１の出力信号を第２の電位、第２
の出力信号を第１の電位と夫々することができる。その
逆に、第４の接点手段が閉じられ、第６の接点手段が開
かれれば、第１の出力信号を第１の電位、第２の出力信
号を第２の電位とすることができる。
【００２５】上記第２の構成によれば、第１の接点手段
が開かれ、第５及び第７の接点手段が閉じられたとき、
第１の出力信号及び第２の出力信号を第２、第３の論理
信号とは無関係に、第２の電位とすることができる。ま
た、第１の接点手段が閉じられ、第５及び第７の接点手
段が開かれたとき、第２の接点手段が閉じられ、第３の
接点手段が開かれれば、第１の出力信号を第１の電位、
第２の出力信号を第２の電位と夫々することができる。
その逆に、第２の接点手段が開かれ、第６の接点手段が
閉じられれば、第１の出力信号を第２の電位、第２の出
力信号を第１の電位とすることができる。
が開かれ、第５及び第７の接点手段が閉じられたとき、
第１の出力信号及び第２の出力信号を第２、第３の論理
信号とは無関係に、第２の電位とすることができる。ま
た、第１の接点手段が閉じられ、第５及び第７の接点手
段が開かれたとき、第２の接点手段が閉じられ、第３の
接点手段が開かれれば、第１の出力信号を第１の電位、
第２の出力信号を第２の電位と夫々することができる。
その逆に、第２の接点手段が開かれ、第６の接点手段が
閉じられれば、第１の出力信号を第２の電位、第２の出
力信号を第１の電位とすることができる。
【００２６】
【実施例】図１は、本発明にてなる複合論理回路の一実
施例の回路図である。
施例の回路図である。
【００２７】本実施例は先に従来技術として説明した第
３図に示した論理回路と同一の論理演算を実行するため
のもので、ＶＥＥ＞ＧＮＤの電位関係を持つＶＥＥ及び
ＧＮＤを電源とし、ＶＥＥレベルとＧＮＤレベルとで変
化する論理信号Ｉａが入力される入力端子とＶＤＤ＞Ｇ
ＮＤの関係を持つＶＤＤレベルとＧＮＤレベルとで変化
する論理信号Ｉｂが入力される入力端子と論理信号Ｉｂ
の反転信号が入力される入力端子とを備え、論理信号Ｉ
ａと論理信号ＩｂとのＮＯＲ演算、及び論理信号Ｉａと
論理信号Ｉｂの反転信号とのＮＯＲ演算を行い夫々出力
信号Ｏａ、Ｏｂとして出力端子より出力するものであ
る。
３図に示した論理回路と同一の論理演算を実行するため
のもので、ＶＥＥ＞ＧＮＤの電位関係を持つＶＥＥ及び
ＧＮＤを電源とし、ＶＥＥレベルとＧＮＤレベルとで変
化する論理信号Ｉａが入力される入力端子とＶＤＤ＞Ｇ
ＮＤの関係を持つＶＤＤレベルとＧＮＤレベルとで変化
する論理信号Ｉｂが入力される入力端子と論理信号Ｉｂ
の反転信号が入力される入力端子とを備え、論理信号Ｉ
ａと論理信号ＩｂとのＮＯＲ演算、及び論理信号Ｉａと
論理信号Ｉｂの反転信号とのＮＯＲ演算を行い夫々出力
信号Ｏａ、Ｏｂとして出力端子より出力するものであ
る。
【００２８】図示の論理回路は、３つのＰチャンネルＭ
ＯＳ−ＦＥＴ１〜３と４つのＮチャンネルＭＯＳ−ＦＥ
Ｔ４〜７とからなり、ＰチャンネルＭＯＳ−ＦＥＴ１の
ソースはＶＥＥに接続され、ドレインはＰチャンネルＭ
ＯＳ−ＦＥＴ２及び３のソースに接続される。Ｐチャン
ネルＭＯＳ−ＦＥＴ２のドレインはＮチャンネルＭＯＳ
−ＦＥＴ４及び５のドレイン、並びに出力信号Ｏａを出
力するための出力端子に接続される。ＰチャンネルＭＯ
Ｓ−ＦＥＴ３のドレインはＮチャンネルＭＯＳ−ＦＥＴ
６及び７のドレイン、並びに出力信号Ｏｂを出力するた
めの出力端子に接続される。ＮチャンネルＭＯＳ−ＦＥ
Ｔ４〜７のソースはＧＮＤに接続されている。Ｐチャン
ネルＭＯＳ−ＦＥＴ１、ＮチャンネルＭＯＳ−ＦＥＴ
５、７のゲートは夫々論理信号Ｉａが入力される入力端
子に接続されている。ＰチャンネルＭＯＳ−ＦＥＴ２の
ゲートはＮチャンネルＭＯＳ−ＦＥＴ６及び７のドレイ
ン並びに出力信号Ｏｂを出力するための出力端子に接続
されている。ＰチャンネルＭＯＳ−ＦＥＴ３のゲートは
ＮチャンネルＭＯＳ−ＦＥＴ４及び５のドレイン並びに
出力信号Ｏａを出力するための出力端子に接続されてい
る。ＮチャンネルＭＯＳ−ＦＥＴ４のゲートは、論理信
号Ｉｂが入力される入力端子に接続され、Ｎチャンネル
ＭＯＳ−ＦＥＴ６のゲートは、論理信号Ｉｂの反転信号
が入力される入力端子に接続されている。
ＯＳ−ＦＥＴ１〜３と４つのＮチャンネルＭＯＳ−ＦＥ
Ｔ４〜７とからなり、ＰチャンネルＭＯＳ−ＦＥＴ１の
ソースはＶＥＥに接続され、ドレインはＰチャンネルＭ
ＯＳ−ＦＥＴ２及び３のソースに接続される。Ｐチャン
ネルＭＯＳ−ＦＥＴ２のドレインはＮチャンネルＭＯＳ
−ＦＥＴ４及び５のドレイン、並びに出力信号Ｏａを出
力するための出力端子に接続される。ＰチャンネルＭＯ
Ｓ−ＦＥＴ３のドレインはＮチャンネルＭＯＳ−ＦＥＴ
６及び７のドレイン、並びに出力信号Ｏｂを出力するた
めの出力端子に接続される。ＮチャンネルＭＯＳ−ＦＥ
Ｔ４〜７のソースはＧＮＤに接続されている。Ｐチャン
ネルＭＯＳ−ＦＥＴ１、ＮチャンネルＭＯＳ−ＦＥＴ
５、７のゲートは夫々論理信号Ｉａが入力される入力端
子に接続されている。ＰチャンネルＭＯＳ−ＦＥＴ２の
ゲートはＮチャンネルＭＯＳ−ＦＥＴ６及び７のドレイ
ン並びに出力信号Ｏｂを出力するための出力端子に接続
されている。ＰチャンネルＭＯＳ−ＦＥＴ３のゲートは
ＮチャンネルＭＯＳ−ＦＥＴ４及び５のドレイン並びに
出力信号Ｏａを出力するための出力端子に接続されてい
る。ＮチャンネルＭＯＳ−ＦＥＴ４のゲートは、論理信
号Ｉｂが入力される入力端子に接続され、Ｎチャンネル
ＭＯＳ−ＦＥＴ６のゲートは、論理信号Ｉｂの反転信号
が入力される入力端子に接続されている。
【００２９】論理信号ＩａがＶＥＥレベルのときは、Ｐ
チャンネルＭＯＳ−ＦＥＴ１はＯＦＦし、Ｎチャンネル
ＭＯＳ−ＦＥＴ５及び７がＯＮになる。従って、論理信
号Ｉｂ及びその反転信号の論理レベルに関係なく、即ち
ＮチャンネルＭＯＳ−ＦＥＴ４及び６のＯＮ、ＯＦＦに
関係なく、出力信号Ｏａ、ＯｂはともにＧＮＤレベルに
なる。
チャンネルＭＯＳ−ＦＥＴ１はＯＦＦし、Ｎチャンネル
ＭＯＳ−ＦＥＴ５及び７がＯＮになる。従って、論理信
号Ｉｂ及びその反転信号の論理レベルに関係なく、即ち
ＮチャンネルＭＯＳ−ＦＥＴ４及び６のＯＮ、ＯＦＦに
関係なく、出力信号Ｏａ、ＯｂはともにＧＮＤレベルに
なる。
【００３０】論理信号ＩａがＧＮＤレベルのときは、Ｐ
チャンネルＭＯＳ−ＦＥＴ１はＯＮとなり、Ｎチャンネ
ルＭＯＳ−ＦＥＴ５及び７はＯＦＦとなる。
チャンネルＭＯＳ−ＦＥＴ１はＯＮとなり、Ｎチャンネ
ルＭＯＳ−ＦＥＴ５及び７はＯＦＦとなる。
【００３１】このとき、論理信号ＩｂがＶＤＤレベル、
その反転信号がＧＮＤレベルならば、ＮチャンネルＭＯ
Ｓ−ＦＥＴ４がＯＮ、ＮチャンネルＭＯＳ−ＦＥＴ６が
ＯＦＦとなり、出力信号ＯａはＧＮＤレベルになる。出
力信号Ｏａがゲートに入力されているＰチャンネルＭＯ
Ｓ−ＦＥＴ３はＯＮになる。結局、ＰチャンネルＭＯＳ
−ＦＥＴ１とＰチャンネルＭＯＳ−ＦＥＴ３とが同時に
ＯＮとなるため、出力信号ＯｂはＶＥＥレベルになる。
その反転信号がＧＮＤレベルならば、ＮチャンネルＭＯ
Ｓ−ＦＥＴ４がＯＮ、ＮチャンネルＭＯＳ−ＦＥＴ６が
ＯＦＦとなり、出力信号ＯａはＧＮＤレベルになる。出
力信号Ｏａがゲートに入力されているＰチャンネルＭＯ
Ｓ−ＦＥＴ３はＯＮになる。結局、ＰチャンネルＭＯＳ
−ＦＥＴ１とＰチャンネルＭＯＳ−ＦＥＴ３とが同時に
ＯＮとなるため、出力信号ＯｂはＶＥＥレベルになる。
【００３２】逆に、論理信号ＩａがＧＮＤレベルのとき
に、論理信号ＩｂがＧＮＤレベル、その反転信号がＶＤ
Ｄレベルならば、ＮチャンネルＭＯＳ−ＦＥＴ４がＯＦ
Ｆ、ＮチャンネルＭＯＳ−ＦＥＴ６がＯＮとなり、出力
信号ＯｂはＧＮＤレベルになる。出力信号Ｏｂがゲート
に入力されているＰチャンネルＭＯＳ−ＦＥＴ２はＯＮ
になる。結局、ＰチャンネルＭＯＳ−ＦＥＴ１とＰチャ
ンネルＭＯＳ−ＦＥＴ２とが同時にＯＮとなるため、出
力信号ＯａはＶＥＥレベルになる。
に、論理信号ＩｂがＧＮＤレベル、その反転信号がＶＤ
Ｄレベルならば、ＮチャンネルＭＯＳ−ＦＥＴ４がＯＦ
Ｆ、ＮチャンネルＭＯＳ−ＦＥＴ６がＯＮとなり、出力
信号ＯｂはＧＮＤレベルになる。出力信号Ｏｂがゲート
に入力されているＰチャンネルＭＯＳ−ＦＥＴ２はＯＮ
になる。結局、ＰチャンネルＭＯＳ−ＦＥＴ１とＰチャ
ンネルＭＯＳ−ＦＥＴ２とが同時にＯＮとなるため、出
力信号ＯａはＶＥＥレベルになる。
【００３３】以上の動作を真理値表にすると図５に示す
真理値表と同じものとなり、Ｉａ、ＩｂがともにＧＮＤ
でＯａはＶＥＥレベル、それ以外ではＧＮＤレベルとな
る。またＩａがＧＮＤレベル、ＩｂがＶＤＤレベルでＯ
ｂはＶＥＥレベル、それ以外ではＧＮＤレベルとなる。
真理値表と同じものとなり、Ｉａ、ＩｂがともにＧＮＤ
でＯａはＶＥＥレベル、それ以外ではＧＮＤレベルとな
る。またＩａがＧＮＤレベル、ＩｂがＶＤＤレベルでＯ
ｂはＶＥＥレベル、それ以外ではＧＮＤレベルとなる。
【００３４】この実施例によれば従来１２個のトランジ
スタを必要としていた論理演算を７個のトランジスタで
実行でき、ＬＳＩのチップサイズの縮小を図ることが可
能となる。
スタを必要としていた論理演算を７個のトランジスタで
実行でき、ＬＳＩのチップサイズの縮小を図ることが可
能となる。
【００３５】図２は、本発明にてなる複合論理回路の他
の実施例の回路図である。
の実施例の回路図である。
【００３６】本実施例は先に従来技術として説明した第
６図に示した論理回路と同一の論理演算を実行するため
のもので、ＶＥＥ＞ＧＮＤの電位関係を持つＶＥＥ及び
ＧＮＤを電源とし、ＶＥＥレベルとＧＮＤレベルとで変
化する論理信号Ｉａが入力される入力端子とＶＤＤ＞Ｇ
ＮＤの関係を持つＶＤＤレベルとＧＮＤレベルとで変化
する論理信号Ｉｂが入力される入力端子と論理信号Ｉｂ
の反転信号が入力される入力端子とを備え、論理信号Ｉ
ａと論理信号ＩｂとのＮＡＮＤ演算、及び論理信号Ｉａ
と論理信号Ｉｂの反転信号とのＮＡＮＤ演算を行い夫々
出力信号Ｏａ、Ｏｂとして出力端子より出力するもので
ある。
６図に示した論理回路と同一の論理演算を実行するため
のもので、ＶＥＥ＞ＧＮＤの電位関係を持つＶＥＥ及び
ＧＮＤを電源とし、ＶＥＥレベルとＧＮＤレベルとで変
化する論理信号Ｉａが入力される入力端子とＶＤＤ＞Ｇ
ＮＤの関係を持つＶＤＤレベルとＧＮＤレベルとで変化
する論理信号Ｉｂが入力される入力端子と論理信号Ｉｂ
の反転信号が入力される入力端子とを備え、論理信号Ｉ
ａと論理信号ＩｂとのＮＡＮＤ演算、及び論理信号Ｉａ
と論理信号Ｉｂの反転信号とのＮＡＮＤ演算を行い夫々
出力信号Ｏａ、Ｏｂとして出力端子より出力するもので
ある。
【００３７】図示の論理回路は、４つのＰチャンネルＭ
ＯＳ−ＦＥＴ１４〜１７と３つのＮチャンネルＭＯＳ−
ＦＥＴ１１〜１３とからなり、ＰチャンネルＭＯＳ−Ｆ
ＥＴ１４〜１７のソースは夫々ＶＥＥに接続されてい
る。ＰチャンネルＭＯＳ−ＦＥＴ１４のドレインはＮチ
ャンネルＭＯＳ−ＦＥＴ１２のドレイン、及び出力信号
Ｏａを出力するための出力端子に接続される。Ｐチャン
ネルＭＯＳ−ＦＥＴ１５のドレインはＮチャンネルＭＯ
Ｓ−ＦＥＴ１３のドレイン、及び出力信号Ｏｂを出力す
るための出力端子に接続される。ＮチャンネルＭＯＳ−
ＦＥＴ１２及び１３のソースはＮチャンネルＭＯＳ−Ｆ
ＥＴ１１のドレインに接続し、ＮチャンネルＭＯＳ−Ｆ
ＥＴ１１のソースはＧＮＤに接続されている。Ｐチャン
ネルＭＯＳ−ＦＥＴ１６及び１７、並びにＮチャンネル
ＭＯＳ−ＦＥＴ１１のゲートは夫々論理信号Ｉａが入力
される入力端子に接続されている。ＰチャンネルＭＯＳ
−ＦＥＴ１４のゲートは出力信号Ｏｂを出力するための
出力端子に接続されるとともに、ＰチャンネルＭＯＳ−
ＦＥＴ１７のドレインに接続されている。Ｐチャンネル
ＭＯＳ−ＦＥＴ１５のゲートは出力信号Ｏａを出力する
ための出力端子に接続されるとともに、ＰチャンネルＭ
ＯＳ−ＦＥＴ１６のドレインに接続されている。
ＯＳ−ＦＥＴ１４〜１７と３つのＮチャンネルＭＯＳ−
ＦＥＴ１１〜１３とからなり、ＰチャンネルＭＯＳ−Ｆ
ＥＴ１４〜１７のソースは夫々ＶＥＥに接続されてい
る。ＰチャンネルＭＯＳ−ＦＥＴ１４のドレインはＮチ
ャンネルＭＯＳ−ＦＥＴ１２のドレイン、及び出力信号
Ｏａを出力するための出力端子に接続される。Ｐチャン
ネルＭＯＳ−ＦＥＴ１５のドレインはＮチャンネルＭＯ
Ｓ−ＦＥＴ１３のドレイン、及び出力信号Ｏｂを出力す
るための出力端子に接続される。ＮチャンネルＭＯＳ−
ＦＥＴ１２及び１３のソースはＮチャンネルＭＯＳ−Ｆ
ＥＴ１１のドレインに接続し、ＮチャンネルＭＯＳ−Ｆ
ＥＴ１１のソースはＧＮＤに接続されている。Ｐチャン
ネルＭＯＳ−ＦＥＴ１６及び１７、並びにＮチャンネル
ＭＯＳ−ＦＥＴ１１のゲートは夫々論理信号Ｉａが入力
される入力端子に接続されている。ＰチャンネルＭＯＳ
−ＦＥＴ１４のゲートは出力信号Ｏｂを出力するための
出力端子に接続されるとともに、ＰチャンネルＭＯＳ−
ＦＥＴ１７のドレインに接続されている。Ｐチャンネル
ＭＯＳ−ＦＥＴ１５のゲートは出力信号Ｏａを出力する
ための出力端子に接続されるとともに、ＰチャンネルＭ
ＯＳ−ＦＥＴ１６のドレインに接続されている。
【００３８】論理信号ＩａがＧＮＤレベルのときは、Ｐ
チャンネルＭＯＳ−ＦＥＴ１６及び１７はＯＮし、Ｎチ
ャンネルＭＯＳ−ＦＥＴ１１がＯＦＦになる。従って、
論理信号Ｉｂ及びその反転信号の論理レベルに関係な
く、即ちＮチャンネルＭＯＳ−ＦＥＴ１２及び１３のＯ
Ｎ、ＯＦＦに関係なく、出力信号Ｏａ、ＯｂはともにＶ
ＥＥレベルになる。
チャンネルＭＯＳ−ＦＥＴ１６及び１７はＯＮし、Ｎチ
ャンネルＭＯＳ−ＦＥＴ１１がＯＦＦになる。従って、
論理信号Ｉｂ及びその反転信号の論理レベルに関係な
く、即ちＮチャンネルＭＯＳ−ＦＥＴ１２及び１３のＯ
Ｎ、ＯＦＦに関係なく、出力信号Ｏａ、ＯｂはともにＶ
ＥＥレベルになる。
【００３９】論理信号ＩａがＶＥＥレベルのときは、Ｐ
チャンネルＭＯＳ−ＦＥＴ１６及び１７はＯＦＦとな
り、ＮチャンネルＭＯＳ−ＦＥＴ１１はＯＮとなる。
チャンネルＭＯＳ−ＦＥＴ１６及び１７はＯＦＦとな
り、ＮチャンネルＭＯＳ−ＦＥＴ１１はＯＮとなる。
【００４０】このとき、論理信号ＩｂがＶＤＤレベル、
その反転信号がＧＮＤレベルならば、ＮチャンネルＭＯ
Ｓ−ＦＥＴ１２がＯＮ、ＮチャンネルＭＯＳ−ＦＥＴ１
３がＯＦＦとなり、出力信号ＯａはＧＮＤレベルにな
る。出力信号Ｏａがゲートに入力されているＰチャンネ
ルＭＯＳ−ＦＥＴ１５はＯＮになる。結局、出力信号Ｏ
ｂはＶＥＥレベルになる。
その反転信号がＧＮＤレベルならば、ＮチャンネルＭＯ
Ｓ−ＦＥＴ１２がＯＮ、ＮチャンネルＭＯＳ−ＦＥＴ１
３がＯＦＦとなり、出力信号ＯａはＧＮＤレベルにな
る。出力信号Ｏａがゲートに入力されているＰチャンネ
ルＭＯＳ−ＦＥＴ１５はＯＮになる。結局、出力信号Ｏ
ｂはＶＥＥレベルになる。
【００４１】逆に、論理信号ＩａがＧＮＤレベルのとき
に、論理信号ＩｂがＧＮＤレベル、その反転信号がＶＤ
Ｄレベルならば、ＮチャンネルＭＯＳ−ＦＥＴ１２がＯ
ＦＦ、ＮチャンネルＭＯＳ−ＦＥＴ１３がＯＮとなり、
出力信号ＯｂはＧＮＤレベルになる。出力信号Ｏｂがゲ
ートに入力されているＰチャンネルＭＯＳ−ＦＥＴ１４
はＯＮになる。結局、出力信号ＯａはＶＥＥレベルにな
る。
に、論理信号ＩｂがＧＮＤレベル、その反転信号がＶＤ
Ｄレベルならば、ＮチャンネルＭＯＳ−ＦＥＴ１２がＯ
ＦＦ、ＮチャンネルＭＯＳ−ＦＥＴ１３がＯＮとなり、
出力信号ＯｂはＧＮＤレベルになる。出力信号Ｏｂがゲ
ートに入力されているＰチャンネルＭＯＳ−ＦＥＴ１４
はＯＮになる。結局、出力信号ＯａはＶＥＥレベルにな
る。
【００４２】以上の動作を真理値表にすると図８に示す
真理値表と同じものとなり、ＩａがＶＥＥ、ＩｂがＶＤ
ＤレベルでＯａはＧＮＤレベル、それ以外ではＶＥＥレ
ベルとなる。またＩａがＶＥＥレベル、ＩｂがＧＮＤレ
ベルでＯｂはＧＮＤレベル、それ以外ではＶＥＥレベル
となる。
真理値表と同じものとなり、ＩａがＶＥＥ、ＩｂがＶＤ
ＤレベルでＯａはＧＮＤレベル、それ以外ではＶＥＥレ
ベルとなる。またＩａがＶＥＥレベル、ＩｂがＧＮＤレ
ベルでＯｂはＧＮＤレベル、それ以外ではＶＥＥレベル
となる。
【００４３】この実施例によれば従来１２個のトランジ
スタを必要としていた論理演算を７個のトランジスタで
実行でき、ＬＳＩのチップサイズの縮小を図ることが可
能となる。
スタを必要としていた論理演算を７個のトランジスタで
実行でき、ＬＳＩのチップサイズの縮小を図ることが可
能となる。
【００４４】
【発明の効果】以上、詳述してきたように、本発明によ
れば、より少ない数のトランジスタで、第１、第２の電
位間で変化する論理信号と第１、第３の電位間で変化す
る論理信号間での論理演算を実行することができ、ＬＳ
Ｉのチップサイズの縮小を図ることが可能となる。
れば、より少ない数のトランジスタで、第１、第２の電
位間で変化する論理信号と第１、第３の電位間で変化す
る論理信号間での論理演算を実行することができ、ＬＳ
Ｉのチップサイズの縮小を図ることが可能となる。
【図１】本発明にてなる複合論理回路の一実施例の回路
図である。
図である。
【図２】本発明にてなる複合論理回路の他の実施例の回
路図である。
路図である。
【図３】従来の論理回路の一例を示す回路図である。
【図４】図４のＮＯＲゲートの回路図である。
【図５】図３の論理回路の真理値表である。
【図６】従来の論理回路の他の例を示す回路図である。
【図７】図６のＮＡＮＤゲートの回路図である。
【図８】図６の論理回路の真理値表である。
1,2,3,14,15,16,17 ＰチャンネルＭＯＳ−ＦＥＴ 4,5,6,7,11,12,13 ＮチャンネルＭＯＳ−ＦＥＴ
Claims (2)
- 【請求項１】 第１の電位と第２の電位との間で変化す
る第１の論理信号を入力する第１の入力端子と、第１の
電位と第３の電位との間で変化する第２の論理信号を入
力する第２の入力端子と、第１の電位と第３の電位との
間で変化し、かつ前記第２の論理信号の反転信号である
第３の論理信号を入力する第３の入力端子と、第１の論
理信号と第２の論理信号との論理和の否定を表す第１の
出力信号を出力する第１の出力端子と、第１の論理信号
と第３の論理信号との論理和の否定信号を表す第２の出
力信号を出力する第２の出力端子とを有する複合論理回
路であって、該複合論理回路が、前記第１の論理信号に
よって開閉される第１の接点手段と、前記第１の接点手
段に接続され、前記第２の出力信号によって開閉される
第２の接点手段と、前記第２の接点手段と並列に、前記
第１の接点手段に接続され、前記第１の出力信号によっ
て開閉される第３の接点手段と、前記第２の接点手段に
接続され、前記第２の論理信号によって開閉される第４
の接点手段と、前記第４の接点手段と並列に、前記第２
の接点手段に接続され、前記第１の論理信号によって開
閉される第５の接点手段と、前記第３の接点手段に接続
され、前記第３の論理信号によって開閉される第６の接
点手段と、前記第６の接点手段と並列に、前記第３の接
点手段に接続され、前記第１の論理信号によって開閉さ
れる第７の接点手段とを具備してなる複合論理回路。 - 【請求項２】 第１の電位と第２の電位との間で変化す
る第１の論理信号を入力する第１の入力端子と、第１の
電位と第３の電位との間で変化する第２の論理信号を入
力する第２の入力端子と、第１の電位と第３の電位との
間で変化し、かつ前記第２の論理信号の反転信号である
第３の論理信号を入力する第３の入力端子と、第１の論
理信号と第２の論理信号との論理積の否定を表す第１の
出力信号を出力する第１の出力端子と、第１の論理信号
と第３の論理信号との論理積の否定信号を表す第２の出
力信号を出力する第２の出力端子とを有する複合論理回
路であって、該複合論理回路が、前記第１の論理信号に
よって開閉される第１の接点手段と、前記第１の接点手
段に接続され、前記第２の論理信号によって開閉される
第２の接点手段と、前記第２の接点手段と並列に、前記
第１の接点手段に接続され、前記第３の論理信号によっ
て開閉される第３の接点手段と、前記第２の接点手段に
接続され、前記第２の出力信号によって開閉される第４
の接点手段と、前記第４の接点手段と並列に、前記第２
の接点手段に接続され、前記第１の論理信号によって開
閉される第５の接点手段と、前記第３の接点手段に接続
され、前記第１の出力信号によって開閉される第６の接
点手段と、前記第６の接点手段と並列に、前記第３の接
点手段に接続され、前記第１の論理信号によって開閉さ
れる第７の接点手段とを具備してなる複合論理回路。
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| JP4093987A JP2752839B2 (ja) | 1992-04-14 | 1992-04-14 | 複合論理回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4093987A JP2752839B2 (ja) | 1992-04-14 | 1992-04-14 | 複合論理回路 |
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| JP2752839B2 JP2752839B2 (ja) | 1998-05-18 |
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- 1992-04-14 JP JP4093987A patent/JP2752839B2/ja not_active Expired - Fee Related
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1993
- 1993-04-14 US US08/045,708 patent/US5332936A/en not_active Expired - Lifetime
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