JPH0218499B2 - - Google Patents
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- Publication number
- JPH0218499B2 JPH0218499B2 JP57233613A JP23361382A JPH0218499B2 JP H0218499 B2 JPH0218499 B2 JP H0218499B2 JP 57233613 A JP57233613 A JP 57233613A JP 23361382 A JP23361382 A JP 23361382A JP H0218499 B2 JPH0218499 B2 JP H0218499B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- input
- gate
- output
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 239000012050 conventional carrier Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
Description
産業上の利用分野
本発明は、２ビツトのデイジタル加算器のキヤ
リー信号発生器に関し、特にCMOS（相補型
MOS）集積回路で実現するのに適したものに関
する。 従来例の構成とその問題点 ２ビツトの加算器において、加数（A1，A0）、
被加数（B1，B0）とキヤリー入力C0を加算して、
最終的なキヤリー出力C2を得たいときの論理式
は、良く知られているように、次式のようにな
る。 C2＝A1・B1＋C1（A1＋B1） …(1) ただし、C1＝A0・B0＋C0（A0＋B0） 第１図は、これを実現した従来のキヤリー信号
発生器である。１００，１０１はNANDゲート、
１０２，１０３はNORゲート、１０４，１０５
はOR−NANDゲート、１０６，１０７はインバ
ータである。全て公知の回路であるから、特に説
明はしないが、第１図が(1)式を実現していること
は容易にわかる。このとき、A1，A0，B1，B0，
C0が同時に入力したときに、C2が得られる迄の
時間は、１０４〜１０５の３つのゲートと１０１
又は１０３のゲートとによる遅延時間であり、４
ゲート分の伝搬遅延時間となる。 発明の目的 本発明は上述した従来のキヤリー信号発生器の
速度を大幅に向上させ、しかも、直流電流径路が
なく消費電力の小さいキヤリー信号発生器を提供
することを目的とする。 発明の構成 本発明は、論理入力を並列処理する構成の論理
ゲートを用いることにより、高速にキヤリー信号
を得ることを可能にするものである。 実施例の説明 第２図に本発明のキヤリー信号発生器を示す。
A1，A0は加数（A1はMSB，A0はLSB）、B1，
B0は被加数、C0はキヤリー入力である。１３，
１５はCMOSのNORゲートであり、１４，１６
はCMOSのNANDゲートであり、１７はCMOS
のインバータである。１〜６はＰチヤネル・トラ
ンジスタ（Pch TRと略す）であり、７〜１２は
Ｎチヤネル・トランジスタ（Nch TRと略す）
であつて、いずれもソース電極が矢印で表わされ
ている。NORゲート１３の出力1が、Pch TR
３，５とNch TR７の、NANDゲート１４の出
力1が、Pch TR１とNch TR８，１１の、
NORゲート１５の出力0が、Pch TR４とNch
TR９の、NANDゲート１６の出力G0が、Pch
TR２とNch TR１２の、それぞれゲート電極に
入力されている。 次に第２図の実施例の動作について説明する。 入力信号A1，A0，B1，B0，C0のとる値に対応
するゲート１３〜１６の出力値1〜0とトラン
ジスタ１〜１２のON・OFFの状態を次表に示
す。
リー信号発生器に関し、特にCMOS（相補型
MOS）集積回路で実現するのに適したものに関
する。 従来例の構成とその問題点 ２ビツトの加算器において、加数（A1，A0）、
被加数（B1，B0）とキヤリー入力C0を加算して、
最終的なキヤリー出力C2を得たいときの論理式
は、良く知られているように、次式のようにな
る。 C2＝A1・B1＋C1（A1＋B1） …(1) ただし、C1＝A0・B0＋C0（A0＋B0） 第１図は、これを実現した従来のキヤリー信号
発生器である。１００，１０１はNANDゲート、
１０２，１０３はNORゲート、１０４，１０５
はOR−NANDゲート、１０６，１０７はインバ
ータである。全て公知の回路であるから、特に説
明はしないが、第１図が(1)式を実現していること
は容易にわかる。このとき、A1，A0，B1，B0，
C0が同時に入力したときに、C2が得られる迄の
時間は、１０４〜１０５の３つのゲートと１０１
又は１０３のゲートとによる遅延時間であり、４
ゲート分の伝搬遅延時間となる。 発明の目的 本発明は上述した従来のキヤリー信号発生器の
速度を大幅に向上させ、しかも、直流電流径路が
なく消費電力の小さいキヤリー信号発生器を提供
することを目的とする。 発明の構成 本発明は、論理入力を並列処理する構成の論理
ゲートを用いることにより、高速にキヤリー信号
を得ることを可能にするものである。 実施例の説明 第２図に本発明のキヤリー信号発生器を示す。
A1，A0は加数（A1はMSB，A0はLSB）、B1，
B0は被加数、C0はキヤリー入力である。１３，
１５はCMOSのNORゲートであり、１４，１６
はCMOSのNANDゲートであり、１７はCMOS
のインバータである。１〜６はＰチヤネル・トラ
ンジスタ（Pch TRと略す）であり、７〜１２は
Ｎチヤネル・トランジスタ（Nch TRと略す）
であつて、いずれもソース電極が矢印で表わされ
ている。NORゲート１３の出力1が、Pch TR
３，５とNch TR７の、NANDゲート１４の出
力1が、Pch TR１とNch TR８，１１の、
NORゲート１５の出力0が、Pch TR４とNch
TR９の、NANDゲート１６の出力G0が、Pch
TR２とNch TR１２の、それぞれゲート電極に
入力されている。 次に第２図の実施例の動作について説明する。 入力信号A1，A0，B1，B0，C0のとる値に対応
するゲート１３〜１６の出力値1〜0とトラン
ジスタ１〜１２のON・OFFの状態を次表に示
す。
【表】
表中の“×”は、入力信号とゲート出力の場
合、“Ｏ”又は“１”を示し、トランジスタに関
しては“ON”又は“OFF”を表わす。例えば、
A1＝B1＝１のとき、1＝1＝０となり、Pch
TR１はONとなつて、C2＝１となる。このとき、
Ｎチヤネル、トランジスタ側に接地電位にC2を
結びつける径路がないことを確認する必要があ
る。これは、NchTR７，８，１１がOFFするこ
とで保証される。次に、A1＝０、B1＝１、A0＝
１、B0＝０、C0＝０の場合には、表の下から２
段目の欄に注目すると、1＝0＝０、1＝0
＝１であるから、Nch TR１０〜１２が全てON
になるため、C2＝０となる。このとき、Pch TR
１，２，６がOFFとなるため、出力端子C2から
VDD（電源）に至る径路が全て遮断されるため、
直流電流の流れる径路が無いことが保証される。
即ち、出力端子C2には正しくキヤリー信号が発
生することになる。 入力信号A1，A0，B1，B0，C0が同時に入力さ
れたときから、キヤリー信号C2が得られる迄の
時間は、初段のゲート（１３〜１７のいずれか）
１段と、論理ゲート（トランジスタ１〜１２で構
成される）１段の２段分の伝搬遅延時間となる。
従つて、第１図の従来例の約２倍の速度で、キヤ
リー信号が得られることになる。 発明の効果 本発明によれば、従来の約半分の遅延時間でキ
ヤリー信号を得ることができ、さらに直流電流径
路を無くして消費電力が小さいという優れたキヤ
リー信号発生器を得ることができて、デイジタル
信号処理LSI等に応用して極めて価値の高いもの
である。
合、“Ｏ”又は“１”を示し、トランジスタに関
しては“ON”又は“OFF”を表わす。例えば、
A1＝B1＝１のとき、1＝1＝０となり、Pch
TR１はONとなつて、C2＝１となる。このとき、
Ｎチヤネル、トランジスタ側に接地電位にC2を
結びつける径路がないことを確認する必要があ
る。これは、NchTR７，８，１１がOFFするこ
とで保証される。次に、A1＝０、B1＝１、A0＝
１、B0＝０、C0＝０の場合には、表の下から２
段目の欄に注目すると、1＝0＝０、1＝0
＝１であるから、Nch TR１０〜１２が全てON
になるため、C2＝０となる。このとき、Pch TR
１，２，６がOFFとなるため、出力端子C2から
VDD（電源）に至る径路が全て遮断されるため、
直流電流の流れる径路が無いことが保証される。
即ち、出力端子C2には正しくキヤリー信号が発
生することになる。 入力信号A1，A0，B1，B0，C0が同時に入力さ
れたときから、キヤリー信号C2が得られる迄の
時間は、初段のゲート（１３〜１７のいずれか）
１段と、論理ゲート（トランジスタ１〜１２で構
成される）１段の２段分の伝搬遅延時間となる。
従つて、第１図の従来例の約２倍の速度で、キヤ
リー信号が得られることになる。 発明の効果 本発明によれば、従来の約半分の遅延時間でキ
ヤリー信号を得ることができ、さらに直流電流径
路を無くして消費電力が小さいという優れたキヤ
リー信号発生器を得ることができて、デイジタル
信号処理LSI等に応用して極めて価値の高いもの
である。
第１図はキヤリー信号発生器の従来例を示す回
路図、第２図は本発明のキヤリー信号発生器の実
施例を示す回路図である。 １３，１５……NORゲート、１４，１６……
NANDゲート、１７……インバータ、１〜６…
…Ｐチヤネル・トランジスタ、７〜１２……Ｎチ
ヤネル・トランジスタ。
路図、第２図は本発明のキヤリー信号発生器の実
施例を示す回路図である。 １３，１５……NORゲート、１４，１６……
NANDゲート、１７……インバータ、１〜６…
…Ｐチヤネル・トランジスタ、７〜１２……Ｎチ
ヤネル・トランジスタ。
Claims (1)
- １ 第１と第２の入力信号を入力とする第１の
NANDゲートと、上記第１と第２の入力信号を
入力とする第１のNORゲートと、第３と第４の
入力信号を入力とする第２のNANDゲートと、
上記第３と第４の入力信号を入力とする第２の
NORゲートと、ソースが定電位点に接続され、
ドレインが出力端子に接続されたＰチヤネル
MOS型の第１のトランジスタと、縦続接続され、
その一端が上記定電位点に接続され、その他端が
上記出力端子に接続されたＰチヤネルMOS型の
第２と第３のトランジスタと、縦続接続され、そ
の一端が上記定電位点に接続され、その他端が上
記出力端子に接続されたＰチヤネルMOS型の第
４と第５と第６のトランジスタと、ソースが接地
電位点に接続され、ドレインが上記出力端子に接
続されたＮチヤネルMOS型の第７のトランジス
タと、縦続接続され、その一端が上記接地電位点
に接続され、その他端が上記出力端子に接続され
たＮチヤネルMOS型の第８と第９のトランジス
タと、縦続接続され、その一端が上記接地電位点
に接続され、その他端が上記出力端子に接続され
たＮチヤネルMOS型の第10と第11と第12のトラ
ンジスタとを具備し、上記第１のNANDゲート
の出力を上記第１と第８と第11のトランジスタの
ゲートに入力し、上記第１のNORゲートの出力
を上記第３と第５と第７のトランジスタのゲート
に入力し、上記第２のNANDゲートの出力を上
記第２と第12のトランジスタのゲートに入力し、
上記第２のNORゲートの出力を上記第４と第９
のトランジスタのゲートに入力し、上記第６と第
10のトランジスタのゲートにキヤリー入力信号の
反転信号を入力して、上記出力端子にキヤリー出
力を得るように構成したことを特徴とするキヤリ
ー信号発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23361382A JPS59123931A (ja) | 1982-12-29 | 1982-12-29 | キヤリ−信号発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23361382A JPS59123931A (ja) | 1982-12-29 | 1982-12-29 | キヤリ−信号発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123931A JPS59123931A (ja) | 1984-07-17 |
| JPH0218499B2 true JPH0218499B2 (ja) | 1990-04-25 |
Family
ID=16957785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23361382A Granted JPS59123931A (ja) | 1982-12-29 | 1982-12-29 | キヤリ−信号発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123931A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8531380D0 (en) * | 1985-12-20 | 1986-02-05 | Texas Instruments Ltd | Multi-stage parallel binary adder |
| US5043934A (en) * | 1990-02-13 | 1991-08-27 | Hewlett-Packard Company | Lookahead adder with universal logic gates |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147933A (en) * | 1975-06-13 | 1976-12-18 | Nippon Telegr & Teleph Corp <Ntt> | Binary full adder circuit |
| JPS5447450A (en) * | 1977-09-21 | 1979-04-14 | Nec Corp | Arthmetic circuit |
-
1982
- 1982-12-29 JP JP23361382A patent/JPS59123931A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147933A (en) * | 1975-06-13 | 1976-12-18 | Nippon Telegr & Teleph Corp <Ntt> | Binary full adder circuit |
| JPS5447450A (en) * | 1977-09-21 | 1979-04-14 | Nec Corp | Arthmetic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59123931A (ja) | 1984-07-17 |
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