JPS60236190A - センス・アンプ - Google Patents
センス・アンプInfo
- Publication number
- JPS60236190A JPS60236190A JP59093145A JP9314584A JPS60236190A JP S60236190 A JPS60236190 A JP S60236190A JP 59093145 A JP59093145 A JP 59093145A JP 9314584 A JP9314584 A JP 9314584A JP S60236190 A JPS60236190 A JP S60236190A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- mosfets
- circuit
- output
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Amplifiers (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分針）
本発明は０ＭＯ８ＩＬＡＭ回路のデータ読み出し用セン
ス・アンプに関するものである。
ス・アンプに関するものである。
（従来回路）
従来のＮ−ＭＯ８電界効果トランジスタ（以下、Ｎ−Ｍ
Ｏ８ＰＥＴという）とＰ −ＭＯＳ電界効果トランジス
タ（以下、Ｉ）−ＭＯ８ＦＰＪ７ｒという）とを用いた
０ＭＯ８−ＲＡＭ回路用センス・アンプには第１図およ
び第２図に示すような回路がある。
Ｏ８ＰＥＴという）とＰ −ＭＯＳ電界効果トランジス
タ（以下、Ｉ）−ＭＯ８ＦＰＪ７ｒという）とを用いた
０ＭＯ８−ＲＡＭ回路用センス・アンプには第１図およ
び第２図に示すような回路がある。
第１図に示した回路は負荷ＭＯ８ｌｉ’ｌ！ｍＴ付きセ
ンス・アンプである。Ｎ−ＭＯ８ＦＢＴｔ−用いたゲー
ト用トランジスタ３と４のソースにはＮ−ＭＯ８１”Ｆ
３’Ｉ’の負荷トランジスタ５が設けられている。これ
らゲート用トランジスタ３，４のドレインにはそれぞれ
Ｐ−ＭＯＳＦＥＴを用いた電流制限用トランジスタ１．
２が設けられており、電流制限用トランジスタ１のゲー
ト轡ドレインと電流制限用トランジスタ２のゲートとは
共通に接続されている。今、ＲＡＭ回路からデータが読
み出された場合、すなわちＤ線が“１”Ｄ線が１０１の
ときゲート用トランジスタ３は“ＯＮ”、ゲート用トラ
ンジスタ４ ｉｉ” ＯＦＦ ’となる。電流制限用ト
ランジスタ１．２は１ＯＮ１となるので、負荷トランジ
スタ５による制限電流がトランジスタ１→３→５と流れ
て、出力端子ＡにＲＡＭ回路からのデータ“１″が出力
される。
ンス・アンプである。Ｎ−ＭＯ８ＦＢＴｔ−用いたゲー
ト用トランジスタ３と４のソースにはＮ−ＭＯ８１”Ｆ
３’Ｉ’の負荷トランジスタ５が設けられている。これ
らゲート用トランジスタ３，４のドレインにはそれぞれ
Ｐ−ＭＯＳＦＥＴを用いた電流制限用トランジスタ１．
２が設けられており、電流制限用トランジスタ１のゲー
ト轡ドレインと電流制限用トランジスタ２のゲートとは
共通に接続されている。今、ＲＡＭ回路からデータが読
み出された場合、すなわちＤ線が“１”Ｄ線が１０１の
ときゲート用トランジスタ３は“ＯＮ”、ゲート用トラ
ンジスタ４ ｉｉ” ＯＦＦ ’となる。電流制限用ト
ランジスタ１．２は１ＯＮ１となるので、負荷トランジ
スタ５による制限電流がトランジスタ１→３→５と流れ
て、出力端子ＡにＲＡＭ回路からのデータ“１″が出力
される。
しかしながら、ゲート用トランジスタ３．４のソース共
通接続点であるＢ点での電位が接地電位に対して、負荷
トランジスタ５のしきい値電圧近くまで上昇しているの
で、出力端千人は完全に１１１とならない。また電流を
負荷トランジスタ５によって制限していることから、高
速動作が十分にできない欠点がある０ 第２図は、定電流回路付きセンス・アンプである。すな
わち、第１図の負荷トランジスタ５のかわりに、Ｎ−Ｍ
Ｏ８ＦＥＴ５’、？およびＰ−ＭＯ８ＦＢＴ６からなる
定電流回路１０を用いている。かかる定電流回路１０を
用い友場合でも、第１図で示した回路と同様、電位のシ
フト及び高速動作が十分にできないと言う欠点が１、ま
た定電流回路１０に流す定常電流が必要であるため、低
消費電流と言う０ＭＯ８の利点が生されない。
通接続点であるＢ点での電位が接地電位に対して、負荷
トランジスタ５のしきい値電圧近くまで上昇しているの
で、出力端千人は完全に１１１とならない。また電流を
負荷トランジスタ５によって制限していることから、高
速動作が十分にできない欠点がある０ 第２図は、定電流回路付きセンス・アンプである。すな
わち、第１図の負荷トランジスタ５のかわりに、Ｎ−Ｍ
Ｏ８ＦＥＴ５’、？およびＰ−ＭＯ８ＦＢＴ６からなる
定電流回路１０を用いている。かかる定電流回路１０を
用い友場合でも、第１図で示した回路と同様、電位のシ
フト及び高速動作が十分にできないと言う欠点が１、ま
た定電流回路１０に流す定常電流が必要であるため、低
消費電流と言う０ＭＯ８の利点が生されない。
（発明が解決しようとする問題点）
本発明の目的は従来回路で用いた負荷ＭＯＳト’ＢＴも
しくは定電流回路を省き最も簡単な回路構成により、よ
う高速動作が可能で出力電位の振幅も大きく消費電流の
小さなセンスアンプ？Ｉ：（ｌることにある。
しくは定電流回路を省き最も簡単な回路構成により、よ
う高速動作が可能で出力電位の振幅も大きく消費電流の
小さなセンスアンプ？Ｉ：（ｌることにある。
（問題点を解決するための手段）
本発明によれば、互いに相補な関係にある人力信号を受
ける第１および第２のＭＯ！９ＦｇＴと、これら第１お
よび第２のＭＯＳＦＥＴのドレインに接続されて電流制
限作用をする第３および第４のＭＯＳＦＥＴ とを含み
、第３および第４のＭＯＳ Ｆ＋８１’のゲート長とゲ
ート幅の比は第１および第２のＭＯＳＦＥＴのゲート長
とゲート幅の比より天性なセンス・アンプを得る０更に
望ましくは第３および第４のＭＯＳＦＥＴのゲートと第
３のＭ ＯＳ Ｉ” ｇ Ｔとドレインとは共通に接続
されており、第４のＭＯＳＦＥＴのドレインから出力が
取り出されている。
ける第１および第２のＭＯ！９ＦｇＴと、これら第１お
よび第２のＭＯＳＦＥＴのドレインに接続されて電流制
限作用をする第３および第４のＭＯＳＦＥＴ とを含み
、第３および第４のＭＯＳ Ｆ＋８１’のゲート長とゲ
ート幅の比は第１および第２のＭＯＳＦＥＴのゲート長
とゲート幅の比より天性なセンス・アンプを得る０更に
望ましくは第３および第４のＭＯＳＦＥＴのゲートと第
３のＭ ＯＳ Ｉ” ｇ Ｔとドレインとは共通に接続
されており、第４のＭＯＳＦＥＴのドレインから出力が
取り出されている。
（実施例）
次に、図面を用いて本発明をよシ詳細に説明する０
第３図は本発明の一実施例によるセンス・アンプである
。ＲＡＭ回路から読み出される互いに相補な出力信号を
受けるゲイジット線りおよびＤにそれぞれゲートが接続
されたＮ−ＭＯＳＦＥＴからなるゲート用トランジスタ
３′１４′のソースは接地されドレインはそれぞれＰ−
ＭＯＳＦＥＴの電流制限用トランジスタ１′のゲートお
よびドレインおよびＰ−ＭＯ８ＦＰｉＴの電流制限用ト
ランジスタ２′のドレインに接続され、ゲート用トラン
ジスタ４′と電流制限用トランジスタ２′のドレイン共
通接続点から出力大が取り出されている。このように、
本実施例では負荷用トランジスタも定電流回路も用いて
いない。すなわち、これらのかわりに、電流制限用トラ
ンジスタ１／、２／のゲート長（Ｌ）とゲート幅（Ｗ）
の比（Ｌ／Ｗ） ｆ：、ゲート用トランジスタ３′、４
′のゲート長（Ｌ）とゲート幅（Ｗ）の比 ５− （Ｌ／Ｗ ）より十分大きくすることによって回路電ｉ
を自己制限している。すなわち、ゲイジット線すが“１
“、ゲイジット線りが“０“のデータがＲＡＭ回路から
出力されるとゲート用トランジスタ３／は”ＯＮ”、ゲ
ート用トランジスタ４′は” ＯＦＦ”となシ、電流制
限用トランジスタ１′。
。ＲＡＭ回路から読み出される互いに相補な出力信号を
受けるゲイジット線りおよびＤにそれぞれゲートが接続
されたＮ−ＭＯＳＦＥＴからなるゲート用トランジスタ
３′１４′のソースは接地されドレインはそれぞれＰ−
ＭＯＳＦＥＴの電流制限用トランジスタ１′のゲートお
よびドレインおよびＰ−ＭＯ８ＦＰｉＴの電流制限用ト
ランジスタ２′のドレインに接続され、ゲート用トラン
ジスタ４′と電流制限用トランジスタ２′のドレイン共
通接続点から出力大が取り出されている。このように、
本実施例では負荷用トランジスタも定電流回路も用いて
いない。すなわち、これらのかわりに、電流制限用トラ
ンジスタ１／、２／のゲート長（Ｌ）とゲート幅（Ｗ）
の比（Ｌ／Ｗ） ｆ：、ゲート用トランジスタ３′、４
′のゲート長（Ｌ）とゲート幅（Ｗ）の比 ５− （Ｌ／Ｗ ）より十分大きくすることによって回路電ｉ
を自己制限している。すなわち、ゲイジット線すが“１
“、ゲイジット線りが“０“のデータがＲＡＭ回路から
出力されるとゲート用トランジスタ３／は”ＯＮ”、ゲ
ート用トランジスタ４′は” ＯＦＦ”となシ、電流制
限用トランジスタ１′。
２′のゲート接続点Ｇがアース電位となるため、電流制
限用トランジスタ１’、２’は共に”ＯＮ”となる。こ
の状態でトランジスタ２′→４′を通して自己制限され
た電流が流れる。またディジ、ト線すが”０“ディジツ
ト線りが“１“のと６はゲート用トランジスタ３′が”
ＯＦＦ ” 、ゲート用トランジスタ４′が”ＯＮ”、
ゲート接続点（）がｖＤＤｔで上昇されるため、電流制
限用トランジスタ１’、２’Ｈ共に”ＯＦＦ’”となり
回路電流は流れない。
限用トランジスタ１’、２’は共に”ＯＮ”となる。こ
の状態でトランジスタ２′→４′を通して自己制限され
た電流が流れる。またディジ、ト線すが”０“ディジツ
ト線りが“１“のと６はゲート用トランジスタ３′が”
ＯＦＦ ” 、ゲート用トランジスタ４′が”ＯＮ”、
ゲート接続点（）がｖＤＤｔで上昇されるため、電流制
限用トランジスタ１’、２’Ｈ共に”ＯＦＦ’”となり
回路電流は流れない。
このように本発明ではゲート用トランジスタ３′。
４′のソースは直接接地されているので、出力電圧は電
源間を十分に振れ、かつ高速で動作する。
源間を十分に振れ、かつ高速で動作する。
また定電流回路を用いていないので消費電力はき ６−
わめて小さくなる。
なお、ゲート長とゲート幅の比Ｌ／Ｗ ’ｉ電流制限用
トランジスタ１’、２’は“６１にし、ゲート川トラン
ジスタａ７．４／は１Ｏ３５“と設定するこ
トランジスタ１’、２’は“６１にし、ゲート川トラン
ジスタａ７．４／は１Ｏ３５“と設定するこ
第１図は従来の負荷ＭＯ８ＦｈｔＴ付きセンス・アンプ
の回路図、第２図は従来の定電流回路付きセンス・アン
プの回路図である。第３図は本発明の一実施例による自
己電流制限型センス・アンプの回路図である。 １ 、２． １’、 ２’・・・・・・電流制限用ＭＯ
Ｓ Ｆ ＥＴ。 ３．４．３’、４’ ・・・・・・ゲート用ＭＯ８ＦＥ
Ｔ、５・・・・・・負荷ＭＯ８ＦＥＴ、５’ 、６．７
・・・・・・定電流回路用ＭＯ８ＦＥＴ、１０・・・・
・・定電流回路。 ７−
の回路図、第２図は従来の定電流回路付きセンス・アン
プの回路図である。第３図は本発明の一実施例による自
己電流制限型センス・アンプの回路図である。 １ 、２． １’、 ２’・・・・・・電流制限用ＭＯ
Ｓ Ｆ ＥＴ。 ３．４．３’、４’ ・・・・・・ゲート用ＭＯ８ＦＥ
Ｔ、５・・・・・・負荷ＭＯ８ＦＥＴ、５’ 、６．７
・・・・・・定電流回路用ＭＯ８ＦＥＴ、１０・・・・
・・定電流回路。 ７−
Claims (1)
- ソースが接地されゲートに第１の入力信号を受ける第１
の電界効果トランジスタと、ソースが接地されゲートに
前記第１の入力信号とは相補関係にある第２の入力信号
を受ける第２の電界効果トランジスタと、前記第１およ
び第２の電界効果トランジスタのドレインにそれぞれ接
続された第３および第４の電界効果トランジスタと、前
記第１および第２の電界効果ト２イジスタのドレインの
少くとも一方に接続された出力手段とを含み、前記第３
および第４の電界効果トランジスタのゲート長とゲート
幅の比は前記第１および第２の電界効果トランジスタの
ゲート長とゲート幅の比ようも大きくしたことｔ％徴と
するセンス・アンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59093145A JPS60236190A (ja) | 1984-05-10 | 1984-05-10 | センス・アンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59093145A JPS60236190A (ja) | 1984-05-10 | 1984-05-10 | センス・アンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60236190A true JPS60236190A (ja) | 1985-11-22 |
Family
ID=14074361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59093145A Pending JPS60236190A (ja) | 1984-05-10 | 1984-05-10 | センス・アンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60236190A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63151109A (ja) * | 1986-12-15 | 1988-06-23 | Nec Corp | 半波整流器 |
| US5550493A (en) * | 1993-09-21 | 1996-08-27 | Ricoh Company Ltd. | Potential comparing circuit having an offset correcting circuit |
| US5812022A (en) * | 1995-09-22 | 1998-09-22 | Nippondenso Co., Ltd. | Differential amplifier circuit having low noise input transistors |
-
1984
- 1984-05-10 JP JP59093145A patent/JPS60236190A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63151109A (ja) * | 1986-12-15 | 1988-06-23 | Nec Corp | 半波整流器 |
| JPH0783216B2 (ja) * | 1986-12-15 | 1995-09-06 | 日本電気株式会社 | 半波整流器 |
| US5550493A (en) * | 1993-09-21 | 1996-08-27 | Ricoh Company Ltd. | Potential comparing circuit having an offset correcting circuit |
| US5812022A (en) * | 1995-09-22 | 1998-09-22 | Nippondenso Co., Ltd. | Differential amplifier circuit having low noise input transistors |
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