JPS6360613A - 差動増幅器 - Google Patents
差動増幅器Info
- Publication number
- JPS6360613A JPS6360613A JP61204852A JP20485286A JPS6360613A JP S6360613 A JPS6360613 A JP S6360613A JP 61204852 A JP61204852 A JP 61204852A JP 20485286 A JP20485286 A JP 20485286A JP S6360613 A JPS6360613 A JP S6360613A
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- JP
- Japan
- Prior art keywords
- transistor
- output
- transistors
- drain
- channel mis
- Prior art date
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- Pending
Links
- 230000000295 complement effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、相補型ＭＩＳ集積回路における差動増幅部に
関し、特に、入力及び出力の動作２貞屯圧、同相入力端
子範囲が高電位側であり、出力インピーダンスが低い差
動増幅部に関する。
関し、特に、入力及び出力の動作２貞屯圧、同相入力端
子範囲が高電位側であり、出力インピーダンスが低い差
動増幅部に関する。
従来の技術
従来この種の差動増幅部は、第２図のように構成されて
おり、入力及び出力の動作点電圧を高電位側とし、同相
入力端子範囲をＱ’Ｎ位側としトランジスタ１５のドレ
インとゲートを接続することにより出力インピーダンス
を下げていた。
おり、入力及び出力の動作点電圧を高電位側とし、同相
入力端子範囲をＱ’Ｎ位側としトランジスタ１５のドレ
インとゲートを接続することにより出力インピーダンス
を下げていた。
発明が解決しようとする問題点
しかしながら、上述した従来の差ＩＪＪ３Ｒ’？幅器で
は出力部の動作点電圧が高電位側になるようにトランジ
スタＪ、４．１５のサイズを決めるとトランジスタ１５
のゲート、ソース間電圧が大きいので。
は出力部の動作点電圧が高電位側になるようにトランジ
スタＪ、４．１５のサイズを決めるとトランジスタ１５
のゲート、ソース間電圧が大きいので。
トランジスタ１５の相互コンダクタンスはあまり大きく
ならず、従って出力インピーダンスがあまり低くならな
いという欠点がある。
ならず、従って出力インピーダンスがあまり低くならな
いという欠点がある。
本発類は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした新規な差動増＠器を提供す
ることにある。
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした新規な差動増＠器を提供す
ることにある。
問題点を解決するための手段
上記目的を達成する為に、本発明に係る差動増幅部は第
１図において、トランジスタ７のドレインとトランジス
タ８のゲートとドレインを接続し、トランジスタ７のバ
ックゲートを電源の低電位側に接続することによりトラ
ンジスタ７，８の相互コンダクタンスを大きくし、トラ
ンジスタ７．８による合成抵抗を低くして出力インピー
ダンスを下げた回路構成を有している。
１図において、トランジスタ７のドレインとトランジス
タ８のゲートとドレインを接続し、トランジスタ７のバ
ックゲートを電源の低電位側に接続することによりトラ
ンジスタ７，８の相互コンダクタンスを大きくし、トラ
ンジスタ７．８による合成抵抗を低くして出力インピー
ダンスを下げた回路構成を有している。
実施例
次に本発明をその好ましい一実施例について図面を用い
て具体的に説明する。
て具体的に説明する。
第１図は本発明の一実施例を示す回路構成図である。
第１図を参照するに、参照番号１，２．６はＰチャネル
ＭＩＳトランジスタを示し、３．４．Ｓ。
ＭＩＳトランジスタを示し、３．４．Ｓ。
７．８はＮチャネルＭＩＳｈランジスタである。本発明
は相補型ＭＩＳ集積回路における差動増幅部と出力部か
ら成る差！！、１１増鴫器であって、本発明の一実施例
は、入力及び出力の動作点電圧、同相入力端子範囲が高
電位側にあり、前記差ｇＩＪ増幅部においては、Ｐチャ
ネルＭＩＳ トランジスタ１．２を負荷とするＮチャネ
ルＭＩＳ トランジスタ３．４のゲートを差〃Ｊ大入力
し、１〜ランジスタ３．４のソースにＮチャネルＭＩＳ
トランジスタ５のドレインを接続し、トランジスタ５の
ソースとトランジスタ３．４．５のバックゲーｌ−を電
源の低電位ＣＧＮＯ）側に接続し、前記差動増幅部のシ
ングルエンド出力を前記出力部においてＰチャネルＭＪ
Ｓ トランジスタロのゲートに接続しトランジスタ６の
ドレインとＮチャネルＭＩＳトランジスタ７のドレイン
とゲートを接続しトランジスタ７のソースどＮチャネル
ＭＩＳトランジスタ８のドレインとゲートを接続しトラ
ンジスタ８のソースとトランジスタ７．８のパックゲー
トを電源の低電位側に接続して構成される。
は相補型ＭＩＳ集積回路における差動増幅部と出力部か
ら成る差！！、１１増鴫器であって、本発明の一実施例
は、入力及び出力の動作点電圧、同相入力端子範囲が高
電位側にあり、前記差ｇＩＪ増幅部においては、Ｐチャ
ネルＭＩＳ トランジスタ１．２を負荷とするＮチャネ
ルＭＩＳ トランジスタ３．４のゲートを差〃Ｊ大入力
し、１〜ランジスタ３．４のソースにＮチャネルＭＩＳ
トランジスタ５のドレインを接続し、トランジスタ５の
ソースとトランジスタ３．４．５のバックゲーｌ−を電
源の低電位ＣＧＮＯ）側に接続し、前記差動増幅部のシ
ングルエンド出力を前記出力部においてＰチャネルＭＪ
Ｓ トランジスタロのゲートに接続しトランジスタ６の
ドレインとＮチャネルＭＩＳトランジスタ７のドレイン
とゲートを接続しトランジスタ７のソースどＮチャネル
ＭＩＳトランジスタ８のドレインとゲートを接続しトラ
ンジスタ８のソースとトランジスタ７．８のパックゲー
トを電源の低電位側に接続して構成される。
第２図は従来用いられている差動増幅部の回路し１であ
る。
る。
電ｆＡｉｎ圧を＋５Ｖ、出力端子の動作点電圧を４Ｖ、
同相入力端子範囲を３ｖ〜５■としたときに、第１図に
おいて６，７．８のトランジスタ、第２図において１４
．１５のトランジスタを流れる電流を６００μ＾とする
と、第２図の回路では出力インピーダンスは３．２にΩ
程度となるが、第１図に示した本発明に係る回路では出
力インピーダンスは約１．９にΩとなり、出力インピー
ダンスを従来回路の３１５程度に下げることができる。
同相入力端子範囲を３ｖ〜５■としたときに、第１図に
おいて６，７．８のトランジスタ、第２図において１４
．１５のトランジスタを流れる電流を６００μ＾とする
と、第２図の回路では出力インピーダンスは３．２にΩ
程度となるが、第１図に示した本発明に係る回路では出
力インピーダンスは約１．９にΩとなり、出力インピー
ダンスを従来回路の３１５程度に下げることができる。
発明の詳細
な説明したように、本発明によれば、人出力の動作点電
圧及び同相入力端子範囲が高電位側となる作動増輻器に
おいて、出力部の回路構成を工夫することにより出力イ
ンピーダンスを下げることができる効果が得られる。
圧及び同相入力端子範囲が高電位側となる作動増輻器に
おいて、出力部の回路構成を工夫することにより出力イ
ンピーダンスを下げることができる効果が得られる。
第１図は本発明の一実施例を示す回路構成図、第２図は
従来の差動増幅部の回路図である。 ■、２．６．９、ｉｏ、１４．、、ＰチャネルミニＳト
ランジスタ、３．４，５，７．８．１１．１２．１３．
１５．、、Ｎｆ’ｒ’）＊ルＭＩｓｈランジスタ、
従来の差動増幅部の回路図である。 ■、２．６．９、ｉｏ、１４．、、ＰチャネルミニＳト
ランジスタ、３．４，５，７．８．１１．１２．１３．
１５．、、Ｎｆ’ｒ’）＊ルＭＩｓｈランジスタ、
Claims (1)
- 相補型ＭＩＳ集積回路において、差動増幅部と出力部か
ら成る差動増幅部であって、入力及び出力の動作点電圧
、同相入力電圧範囲が高電位側にあり、前記差動増幅部
においては、第１、第２のＰチャネルＭＩＳトランジス
タを負荷とする第３、第４のＮチャネルＭＩＳトランジ
スタのゲートを差動入力とし、前記第３、第４のトラン
ジスタのソースに第５のＮチャネルＭＩＳトランジスタ
のドレインを接続し、前記第５のトランジスタのソース
と前記第３、第４、第５のトランジスタのバックゲート
を電源の低電位側に接続し前記差動増幅部のシングルエ
ンド出力を前記出力部において第６のＰチャネルＭＩＳ
トランジスタのゲートに接続し該第６のトランジスタの
ドレインと第７のＮチャネルＭＩＳトランジスタのドレ
インとゲートを接続し、該第７のトランジスタのソース
と第８のＮチャネルＭＩＳトランジスタのドレインとゲ
ートを接続し、該第８のトランジスタのソースと前記第
７、第８のトランジスタのバックゲートを電源の低電位
側に接続したことを特徴とする差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204852A JPS6360613A (ja) | 1986-08-30 | 1986-08-30 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204852A JPS6360613A (ja) | 1986-08-30 | 1986-08-30 | 差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6360613A true JPS6360613A (ja) | 1988-03-16 |
Family
ID=16497462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61204852A Pending JPS6360613A (ja) | 1986-08-30 | 1986-08-30 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6360613A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410535U (ja) * | 1990-05-16 | 1992-01-29 | ||
| EP0771033A3 (en) * | 1995-10-25 | 1997-12-29 | Nec Corporation | Semiconductor integrated circuit with differential circuit |
-
1986
- 1986-08-30 JP JP61204852A patent/JPS6360613A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410535U (ja) * | 1990-05-16 | 1992-01-29 | ||
| EP0771033A3 (en) * | 1995-10-25 | 1997-12-29 | Nec Corporation | Semiconductor integrated circuit with differential circuit |
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