JPS62216509A - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JPS62216509A JPS62216509A JP61060308A JP6030886A JPS62216509A JP S62216509 A JPS62216509 A JP S62216509A JP 61060308 A JP61060308 A JP 61060308A JP 6030886 A JP6030886 A JP 6030886A JP S62216509 A JPS62216509 A JP S62216509A
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- 238000012876 topography Methods 0.000 claims 1
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101100243951 Caenorhabditis elegans pie-1 gene Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１！ｉ業上の利用分野）
杢発明はＭＩＳＦＥＴを用いた演算増幅回路に関するも
のである。
のである。
（従来の技術およびその問題点）
従来第２図に示すような全差動型演算増幅回路が知られ
ている。ディー・ビー・リプナー（Ｄ。
ている。ディー・ビー・リプナー（Ｄ。
Ｂ 、Ｒｌｂｎｅｒ ）により技術誌「アイ・イー・イ
ー・イー（ＩＥＥＥ）Ｊの１９８５カスタム・インテグ
レーテッド・サーキック働コンファレンス（１９８５Ｃ
ｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｔｓ
Ｃｏｎｆｅｒｅｎｃｅ ）号の１７４ページに掲載され
た技術論文’ ８．０ＭＨｚロー・オフセットＣＭＯＳ
フーリー・デファレンシャル・アンド・クングルーエン
デクトｏＰアンプス（８０ＭＨｚ Ｌｏｗ ０ｆｆｓｅ
ｔ ０ＭＯ８Ｆｕｌｌｙｃｌｉｆｆｅｒｅｎｔｉａｌ
ａｎｄ Ｓｉｎｇｌｅ−ｅｎｄｅｄ ＯＦＡｍｐｓ）に
その演算増幅回路が紹介されている。
ー・イー（ＩＥＥＥ）Ｊの１９８５カスタム・インテグ
レーテッド・サーキック働コンファレンス（１９８５Ｃ
ｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｔｓ
Ｃｏｎｆｅｒｅｎｃｅ ）号の１７４ページに掲載され
た技術論文’ ８．０ＭＨｚロー・オフセットＣＭＯＳ
フーリー・デファレンシャル・アンド・クングルーエン
デクトｏＰアンプス（８０ＭＨｚ Ｌｏｗ ０ｆｆｓｅ
ｔ ０ＭＯ８Ｆｕｌｌｙｃｌｉｆｆｅｒｅｎｔｉａｌ
ａｎｄ Ｓｉｎｇｌｅ−ｅｎｄｅｄ ＯＦＡｍｐｓ）に
その演算増幅回路が紹介されている。
これは一般の折返しカスコード構成であり、（→入力端
子に印加された信号はＭｌとＭ６によって反転増幅され
て出力される。に）入力端子に印加された信号はＭ２と
Ｍｌによって反転・増幅されて出力される。
子に印加された信号はＭｌとＭ６によって反転増幅され
て出力される。に）入力端子に印加された信号はＭ２と
Ｍｌによって反転・増幅されて出力される。
第２図に示すＣＭＦＢとあるのは、同相電圧フィードバ
ック回路で、（ト）出力端子と（へ）出力端子間の同相
電圧を一定にするだめのフィードバック回路である。即
ち、（→出力端子と（へ）出力端子の電圧が共に上昇し
た場合には下降させるように働き、共に下降した場合に
は上昇するように働いて常に一定値を保つように動作す
る回路である。具体的には第３図に示すような回路であ
り、これは前出の文献（ｚ ８０ ＭＨｚ Ｌｏｗ ０
ｆｆｓｅｔ ＣＭＯＳ Ｆｕｌｌｙｄｒｆｆｅｒｅｎｔ
ｉａｌ ａｎｄ Ｓｉｎｇｌｅ−ｅｎｄｅｄ Ｏ
ＰＡｍｐｓ ｚ ）に第２図とともに記載されている。
ック回路で、（ト）出力端子と（へ）出力端子間の同相
電圧を一定にするだめのフィードバック回路である。即
ち、（→出力端子と（へ）出力端子の電圧が共に上昇し
た場合には下降させるように働き、共に下降した場合に
は上昇するように働いて常に一定値を保つように動作す
る回路である。具体的には第３図に示すような回路であ
り、これは前出の文献（ｚ ８０ ＭＨｚ Ｌｏｗ ０
ｆｆｓｅｔ ＣＭＯＳ Ｆｕｌｌｙｄｒｆｆｅｒｅｎｔ
ｉａｌ ａｎｄ Ｓｉｎｇｌｅ−ｅｎｄｅｄ Ｏ
ＰＡｍｐｓ ｚ ）に第２図とともに記載されている。
この演算増幅回路は、一段構成であるので周波数補償容
量を必要とせず、素子数も少ないのでチップ面積を小さ
くできるという利点が存在する。しかし、この演算増幅
回路は一段構成であるので利得が小さいという欠点があ
る。この演算増幅回路の直流利得は、入力トランジスタ
ＭＬの相互コンダクタンスをＩｍｓ ｖ 出力インピ
ーダンスをｒＬとすると、９ｍＩｒＬ で与えられる
。従って利得を高くするためにはＩｍｔ がｒ、 ｆ
大きくしなければならない。今、他の回路との比較のた
め、入力トランジスタのサイズやそれに流れる電流を一
定値にして考えると、利得を大きくするにはｒｐを大き
くしなければならない。そのためには、■出力段のトラ
ンジスタに用いるチャネル長りを木くするか、■出力段
を流れる電流を小さくするか、６Ｍ０８Ｆ］ＩＴを出力
端子と電源線の間に直列にいくつか接続して出力インピ
ーダンスを大きくするかしなければならない。しかし■
のようにチャネル長を太くすると高速化が図れないし、
■出力段の′１流が小さくなると負荷容量の充・放電に
時間がかかるようＫなるのでやはり高速化を防げる。
量を必要とせず、素子数も少ないのでチップ面積を小さ
くできるという利点が存在する。しかし、この演算増幅
回路は一段構成であるので利得が小さいという欠点があ
る。この演算増幅回路の直流利得は、入力トランジスタ
ＭＬの相互コンダクタンスをＩｍｓ ｖ 出力インピ
ーダンスをｒＬとすると、９ｍＩｒＬ で与えられる
。従って利得を高くするためにはＩｍｔ がｒ、 ｆ
大きくしなければならない。今、他の回路との比較のた
め、入力トランジスタのサイズやそれに流れる電流を一
定値にして考えると、利得を大きくするにはｒｐを大き
くしなければならない。そのためには、■出力段のトラ
ンジスタに用いるチャネル長りを木くするか、■出力段
を流れる電流を小さくするか、６Ｍ０８Ｆ］ＩＴを出力
端子と電源線の間に直列にいくつか接続して出力インピ
ーダンスを大きくするかしなければならない。しかし■
のようにチャネル長を太くすると高速化が図れないし、
■出力段の′１流が小さくなると負荷容量の充・放電に
時間がかかるようＫなるのでやはり高速化を防げる。
また■のように構成すると各トランジスタのドレイン−
ソース間電圧の分だけ出力電圧範囲が狭くなってしまう
。また、直列に接続したＭＯ８ＦＥ’ｒの数をｎ個とす
ると、ｒＬはｎ倍程度にしかならず、実際問題として出
力゛４圧範囲も考慮するとｎ＝３とかｎ ＝ ４が限度
であり、利得を画期的に改善することはできない。
ソース間電圧の分だけ出力電圧範囲が狭くなってしまう
。また、直列に接続したＭＯ８ＦＥ’ｒの数をｎ個とす
ると、ｒＬはｎ倍程度にしかならず、実際問題として出
力゛４圧範囲も考慮するとｎ＝３とかｎ ＝ ４が限度
であり、利得を画期的に改善することはできない。
以上の欠点を改善するために従来技術で簡単に考えられ
るのは、２Ｊ５図のようにカスコード段の次にソース接
地のインバータ出力回路を接続して二段構成にすること
である。
るのは、２Ｊ５図のようにカスコード段の次にソース接
地のインバータ出力回路を接続して二段構成にすること
である。
しかし、第５図の回路の（→入力端子に立上りステップ
入力が印加された場合を考えると、出力段のトランジス
タＭＬＯのゲート電圧が下がり、Ｍｌｏがカットオフに
なる。その結果（→出力端子の成には上昇するが出力段
の負荷となっているＭｌ２が定電圧バイアスのままなの
で出力段の電流は変化せず、出力段がグククユプル形式
になっている場合に比ベスルーレートが小さい。したが
って、出力電圧の立上がりに時間がかかり高速動作に適
さない。
入力が印加された場合を考えると、出力段のトランジス
タＭＬＯのゲート電圧が下がり、Ｍｌｏがカットオフに
なる。その結果（→出力端子の成には上昇するが出力段
の負荷となっているＭｌ２が定電圧バイアスのままなの
で出力段の電流は変化せず、出力段がグククユプル形式
になっている場合に比ベスルーレートが小さい。したが
って、出力電圧の立上がりに時間がかかり高速動作に適
さない。
以上の点に鑑み、本発明の目的は、直流利得が大ぎく、
高スルーレートな全差動型演算増幅回路を提供すること
にある。
高スルーレートな全差動型演算増幅回路を提供すること
にある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する全差動
形ＭＩＳＦＥＴ演算増幅回路は、濱動入力段として第１
０差動入力対と第２の差動入力対を有し、前記第１の差
動入力対の差動出力節点のそれぞれにゲート接地形のｇ
ｔおよび第２のＭＩＥＩＦＥＴのソースが接続され、前
記第１および第２のＭＩＳＦＥＴのドレインはそれぞれ
第３および第４のＭＩＳＦＥＴを介して一方の電源線に
接続され、前記第１および第２のＭＩＳＦＥＴのそれぞ
れのドレインに差動出力の一方の出力段のドライバーで
ある５ｇ５のＭＩＳＦＥＴのゲートおよび差動出力の他
方の出力段のドライバーである第６のＭＩＳＦＥＴのゲ
ートが接続され、前記第２の差動入力対の差動出力節点
のそれぞれに前記差動出力の一方の出力段の負荷となっ
ている第７のＭＩＳＦＩＴのゲートおよび前記差動出力
の他方の出力段の負荷となっている第８のＭＩＳＦＥＴ
のゲートが接続され、差動出力の一方の出力端子とり」
記第１のＭＩＳＦＥＴのソースとの間お上び差動出力の
他方の出力端子と前記第１）ＭＩＳＦＥＴのソースとの
間にそれぞれ周波数補償回路が接続され、前記差動出力
の一方の出力端子および他方の出力端子の間の同相電圧
を感知してツイードバククすることにより前記出力端子
の動作点を一定に保つ同相電圧フィードバック回路を有
していることを特徴とする。
形ＭＩＳＦＥＴ演算増幅回路は、濱動入力段として第１
０差動入力対と第２の差動入力対を有し、前記第１の差
動入力対の差動出力節点のそれぞれにゲート接地形のｇ
ｔおよび第２のＭＩＥＩＦＥＴのソースが接続され、前
記第１および第２のＭＩＳＦＥＴのドレインはそれぞれ
第３および第４のＭＩＳＦＥＴを介して一方の電源線に
接続され、前記第１および第２のＭＩＳＦＥＴのそれぞ
れのドレインに差動出力の一方の出力段のドライバーで
ある５ｇ５のＭＩＳＦＥＴのゲートおよび差動出力の他
方の出力段のドライバーである第６のＭＩＳＦＥＴのゲ
ートが接続され、前記第２の差動入力対の差動出力節点
のそれぞれに前記差動出力の一方の出力段の負荷となっ
ている第７のＭＩＳＦＩＴのゲートおよび前記差動出力
の他方の出力段の負荷となっている第８のＭＩＳＦＥＴ
のゲートが接続され、差動出力の一方の出力端子とり」
記第１のＭＩＳＦＥＴのソースとの間お上び差動出力の
他方の出力端子と前記第１）ＭＩＳＦＥＴのソースとの
間にそれぞれ周波数補償回路が接続され、前記差動出力
の一方の出力端子および他方の出力端子の間の同相電圧
を感知してツイードバククすることにより前記出力端子
の動作点を一定に保つ同相電圧フィードバック回路を有
していることを特徴とする。
（実施例）
欠に実施例を挙げ図面を参照して本発明を一層詳しく説
明する。
明する。
第１図は本発明の代表的な実施例を示す回路図である。
この実施例は、第１の差動入力対とそれに続くゲート接
地形のＭＯ８ｌｌｅ’Ｉ’とによる折り返しカスコード
構成になっている。この段によって反転増幅された信号
は出力段でさらに反転増幅されて出力されるという二段
構成である。二段構成であるので利得を大きくとること
ができ、また、出力段がソース接地のインバータ形式で
あるので出力電圧範囲を同相電圧フィードバック回路で
決まる範囲までとることができる。また、周波数補償回
路が出力端子とＭ６のソースの間に接１伏されており、
高周波数になったとき容量ｃｃによりＭｌｏのゲート・
ドレイン間が低インピーダンスでＩ短絡ｌ化することは
ないので、電源雑音除去比が高周波数で悪化することを
防いでいる。
地形のＭＯ８ｌｌｅ’Ｉ’とによる折り返しカスコード
構成になっている。この段によって反転増幅された信号
は出力段でさらに反転増幅されて出力されるという二段
構成である。二段構成であるので利得を大きくとること
ができ、また、出力段がソース接地のインバータ形式で
あるので出力電圧範囲を同相電圧フィードバック回路で
決まる範囲までとることができる。また、周波数補償回
路が出力端子とＭ６のソースの間に接１伏されており、
高周波数になったとき容量ｃｃによりＭｌｏのゲート・
ドレイン間が低インピーダンスでＩ短絡ｌ化することは
ないので、電源雑音除去比が高周波数で悪化することを
防いでいる。
第２の差動入力対は、出力節点２２．２３にそれぞれ出
力段の負荷であるＭ１２ｔＭ１３のゲートが接続されて
おり、スルーレートを大きくする働きをしている。これ
は、立上がりステップ入力が印加され、出力段のドライ
バーであるＭＩＯＩＭｌｌのゲート電圧が下がりカット
オフになった場合でも、出力段の負荷であるＭＬ２．Ｍ
１３のゲート・ソース間電圧の絶対値が増加し、出力段
に流れるｉｉ！流を増加させ負荷容量の充電を急速に行
なうという働きである。また、第２０差動入力対の負荷
は第１図の場合ダイオード接続をしたＰ−ｃｈ ＭＯ
ＳＦＥＴであり、利得は１程度になっている。そうする
ことにより演算増幅回路の周波数特性は、第１の差動入
力対→ゲート接地形ＭＯ８ＦＥＴ→出力段の経路と周波
数補償回路とによって決まり、第２の差動入力対の影響
がないようになっており、第２の差動入力対→出力段の
経路に周波数補償回路を設ける必要がない。
力段の負荷であるＭ１２ｔＭ１３のゲートが接続されて
おり、スルーレートを大きくする働きをしている。これ
は、立上がりステップ入力が印加され、出力段のドライ
バーであるＭＩＯＩＭｌｌのゲート電圧が下がりカット
オフになった場合でも、出力段の負荷であるＭＬ２．Ｍ
１３のゲート・ソース間電圧の絶対値が増加し、出力段
に流れるｉｉ！流を増加させ負荷容量の充電を急速に行
なうという働きである。また、第２０差動入力対の負荷
は第１図の場合ダイオード接続をしたＰ−ｃｈ ＭＯ
ＳＦＥＴであり、利得は１程度になっている。そうする
ことにより演算増幅回路の周波数特性は、第１の差動入
力対→ゲート接地形ＭＯ８ＦＥＴ→出力段の経路と周波
数補償回路とによって決まり、第２の差動入力対の影響
がないようになっており、第２の差動入力対→出力段の
経路に周波数補償回路を設ける必要がない。
さらに、第１０差動入力対にゲート接地形ＭＯ８ＦＥＴ
を接続して折返しカスコード構成とすることにより、第
１０差動入カ対と第２の差動入力対とを同一の導電性の
ＭＯＳＦＥＴで構成することができ、折返しカスコード
構成にせずに反対の導電性のＭＯＳＦＥＴを用いる場合
に比べて同相入力電圧をひろくとることができる。
を接続して折返しカスコード構成とすることにより、第
１０差動入カ対と第２の差動入力対とを同一の導電性の
ＭＯＳＦＥＴで構成することができ、折返しカスコード
構成にせずに反対の導電性のＭＯＳＦＥＴを用いる場合
に比べて同相入力電圧をひろくとることができる。
第１図にＣＭＦＢとあるのは、第２図の回路でも既に述
べたように（→出力端子と（へ）出力端子の間の同相電
圧を一定に保つための同相電圧フィードバック回路であ
る。実際には、第３図に示した回路の、Ｐ−ＣｈとＮ−
ａｈを入替えた第４図のような回路で実現できる。
べたように（→出力端子と（へ）出力端子の間の同相電
圧を一定に保つための同相電圧フィードバック回路であ
る。実際には、第３図に示した回路の、Ｐ−ＣｈとＮ−
ａｈを入替えた第４図のような回路で実現できる。
また、今までの説明は第１図の実施例について説明した
が、Ｎ −ａｈとＰ −ａｈのＭＯ８ＦＥ’ｒを入替え
た演算増幅回路でも同様の事が言、える。
が、Ｎ −ａｈとＰ −ａｈのＭＯ８ＦＥ’ｒを入替え
た演算増幅回路でも同様の事が言、える。
また、同相電圧フィードバック回路は第４図に示した回
路以外でも技術誌［アイ・イー・イー・イー・ジャーナ
ル・オブーソリッドーステート・サーキック（ＩＥＥＨ
Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ −５ｔａｔａ
Ｃ１ｒｃｕ第１ｓ ） Ｊのｖｏｌ、 ５Ｃ−１９＋
４６においてｐ９１２〜ｐ９１８に掲載された技術論文
１ ハワー・サプライ・リジェクション・インデ７アレ
ンクヤル・スイッチトーキャパ７り・フィルターズ（Ｐ
ｏｗｅｒ −５ｖｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ １
ｎＤｉｆｆｅｒｅｎｔｉａｌ ５ｗ１ｔｃｈｅｄ−Ｃａ
ｐａｃ第１ｏｒＦｉｌｔｅｒｓ ） に記載されてい
る同相電圧フィードバック回路も適用可能である。
路以外でも技術誌［アイ・イー・イー・イー・ジャーナ
ル・オブーソリッドーステート・サーキック（ＩＥＥＨ
Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ −５ｔａｔａ
Ｃ１ｒｃｕ第１ｓ ） Ｊのｖｏｌ、 ５Ｃ−１９＋
４６においてｐ９１２〜ｐ９１８に掲載された技術論文
１ ハワー・サプライ・リジェクション・インデ７アレ
ンクヤル・スイッチトーキャパ７り・フィルターズ（Ｐ
ｏｗｅｒ −５ｖｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ １
ｎＤｉｆｆｅｒｅｎｔｉａｌ ５ｗ１ｔｃｈｅｄ−Ｃａ
ｐａｃ第１ｏｒＦｉｌｔｅｒｓ ） に記載されてい
る同相電圧フィードバック回路も適用可能である。
（発明の効果）
以上述べたことをまとめると、本発明によって、利得６
’−大きい、電源雑音除去比が良好である、スルーレー
トが大きいなどの効果をもった演算増幅回路を提供する
ことができる。
’−大きい、電源雑音除去比が良好である、スルーレー
トが大きいなどの効果をもった演算増幅回路を提供する
ことができる。
第１図は本発明の代表的な実施例を示す回路図、ｄＩＪ
２図は従来の演算増幅回路を示す回路図、第３図および
第４図は同相電圧フィードバック回路を示す回路図、第
５図は従来の別の演算増幅回路を示す回路図である。 代理人 弁理士 本 庄 仲 介 に（◆）入力４手 ２：Ｃ−）入カ堝手 ３：（◆］ムカ煽子 ４：Ｃ−）エカ鳩手 ５、（◆）［３敷織 ６：（−）能才線 ＩＱ−＋５ ： パイ１人 、ぐ、 第１図 １・（◆） 入カ氏姶チ ５：（令）りｌ覧
、３、ａセ＃ｊ？−２、（−）入力４分 ６：（
−）袈原棟３：（争）弘−／）４−） １０〜１
２： ノくイ了ス芸、４、（−）ねか４手 第２図 第３図 第４図
２図は従来の演算増幅回路を示す回路図、第３図および
第４図は同相電圧フィードバック回路を示す回路図、第
５図は従来の別の演算増幅回路を示す回路図である。 代理人 弁理士 本 庄 仲 介 に（◆）入力４手 ２：Ｃ−）入カ堝手 ３：（◆］ムカ煽子 ４：Ｃ−）エカ鳩手 ５、（◆）［３敷織 ６：（−）能才線 ＩＱ−＋５ ： パイ１人 、ぐ、 第１図 １・（◆） 入カ氏姶チ ５：（令）りｌ覧
、３、ａセ＃ｊ？−２、（−）入力４分 ６：（
−）袈原棟３：（争）弘−／）４−） １０〜１
２： ノくイ了ス芸、４、（−）ねか４手 第２図 第３図 第４図
Claims (1)
- 差動入力端子と差動出力端子とを有する全差動形ＭＩＳ
ＦＥＴ演算増幅回路において、第１の極性をもつＭＩＳ
ＦＥＴを入力用トランジスタとした第１の差動入力対と
第２の差動入力対を有し、前記第１の差動入力対の差動
出力節点のそれぞれに第２の極性をもつゲート接地形の
第１および第２のＭＩＳＦＥＴのソースが接続され、前
記第１および第２のＭＩＳＦＥＴのドレインはそれぞれ
前記第１の極性をもつ第３および第４のＭＩＳＦＥＴを
介して一方の電源線に接続され、前記第１および第２の
ＭＩＳＦＥＴのそれぞれのドレインに差動出力の一方の
出力段のドライバーである第１の極性をもつ第５のＭＩ
ＳＦＥＴのゲートおよび差動出力の他方の出力段のドラ
イバーである第１の極性をもつ第６のＭＩＳＦＥＴのゲ
ートが接続され、前記第２の差動入力対の差動出力節点
のそれぞれに前記差動出力の一方の出力段の負荷となつ
ている第２の極性の第７のＭＩＳＦＥＴのゲートおよび
前記差動出力の他方の出力段の負荷となつている第２の
極性の第８のＭＩＳＦＥＴのゲートが接続され、差動出
力の一方の出力端子と前記第１のＭＩＳＦＥＴのソース
との間および差動出力の他方の出力端子と前記第２のＭ
ＩＳＦＥＴのソースとの間にそれぞれ周波数補償回路が
接続され、前記差動出力の一方の出力端子および他方の
出力端子の間の同相電圧を感知してフィードバックする
ことにより前記出力端子の動作点を一定に保つ同相電圧
フィードバック回路を有していることを特徴とする演算
増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060308A JPS62216509A (ja) | 1986-03-18 | 1986-03-18 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060308A JPS62216509A (ja) | 1986-03-18 | 1986-03-18 | 演算増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62216509A true JPS62216509A (ja) | 1987-09-24 |
Family
ID=13138401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61060308A Pending JPS62216509A (ja) | 1986-03-18 | 1986-03-18 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62216509A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263978A (ja) * | 1994-02-04 | 1995-10-13 | Matsushita Electric Ind Co Ltd | 演算増幅器 |
| JP2006245844A (ja) * | 2005-03-02 | 2006-09-14 | Seiko Instruments Inc | オペアンプ |
| WO2007107962A2 (en) * | 2006-03-23 | 2007-09-27 | Nxp B.V. | Differential amplifier with input stage inverting common-mode signals |
| JP2008211535A (ja) * | 2007-02-27 | 2008-09-11 | Sony Corp | 増幅回路、受信機および受信機用ｉｃ |
| JP2015216691A (ja) * | 2015-07-30 | 2015-12-03 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 電圧可変利得増幅回路及び差動入力電圧の増幅方法 |
-
1986
- 1986-03-18 JP JP61060308A patent/JPS62216509A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263978A (ja) * | 1994-02-04 | 1995-10-13 | Matsushita Electric Ind Co Ltd | 演算増幅器 |
| JP2006245844A (ja) * | 2005-03-02 | 2006-09-14 | Seiko Instruments Inc | オペアンプ |
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