JP2015216691A - 電圧可変利得増幅回路及び差動入力電圧の増幅方法 - Google Patents
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Abstract
【解決手段】電圧可変利得増幅回路100は、第1の差動増幅器1、第2の差動増幅器2、利得制御電圧電流変換回路3、及び基準電流発生回路4を含んで構成されている。第1の差動増幅器1と第2の差動増幅器2は直列接続される。利得制御電圧電流変換回路3は、利得制御電圧VCを利得制御電圧VCに対してリニアに変化する利得制御電流ICに変換する。第1及び第2の差動入力トランジスタ11、12のドレイン電流Id1、Id2は、利得制御電流ICに対してリニアに変化するように構成される。
【選択図】図1
Description
増幅回路が知られている。しかしながら、電圧可変利得増幅回路の応用分野によっては、利得の制御性を向上させるために、利得制御電圧に対して利得がリニアに、かつ連続的に変化する電圧可変利得増幅回路の開発が求められている。
第1及び第2の入力電圧の差に応じて、第1及び第2の電流路に沿って前記基準電流を選択的に向ける差動入力段と、前記第1及び第2の電流路に沿って伝導される電流に応じて、差動出力電圧の第1及び第2の電圧を形成する出力段と、利得制御電圧に応じて、前記第1及び第2の電流路のそれぞれに付加電流を提供する電流バイパス回路と、を備え、該付加電流は前記利得制御電圧の変化に伴いリニアに変化するようにしたものである。
電圧可変利得増幅回路100は、利得制御電圧に対して利得がリニア(線形)に、かつ連続的に変化するように構成される。先ず、図1、図2に基づき、この電圧可変利得増幅回路100の基本原理を説明する。
G=G1×G2=(gm・RO)2となる。後述するように、gm=√Id1であるから、全体の利得Gは、Id1に比例することになる。(G∝Id)ここで、Id1は、第1の差動増幅器1の第1の差動入力トランジスタ11のドレイン電流である。第2の差動入力トランジスタ12のドレイン電流Id2は、Id1に等しい。(Id1=Id2)
利得制御電圧電流変換回路3は、基本的には利得制御電圧VCを利得制御電圧VCに対してリニアに変化する利得制御電流ICに変換する。したがって、第1及び第2の差動入力トランジスタ11、12のドレイン電流Id1、Id2が利得制御電流ICに対してリニアに変化するように構成すれば、利得Gは、図6に示すように、利得制御電圧VCに対してリニアに変化することになる。
第1の差動増幅器1の構成を図2に基づいて説明する。第2の差動増幅器2は、前述のように、第1の差動増幅器1と同じ構成を有している。
第1のコンデンサC1は、第1の出力抵抗素子22に並列に接続され、第2のコンデンサC2は、第2の出力抵抗素子23に並列に接続される。また、第1の出力抵抗素子RO1と第2の出力抵抗素子RO2の接続ノードは、一定のコモン電圧VCOM(中心電圧)に調整される。
Nチャネル型MOSトランジスタ16には、定電流源トランジスタ14からの定電流が流れるので、ドレイン電流Id1の変動分ΔId1は、第2の出力抵抗素子22に流れ込むことになる。そのため、差動出力電圧VONは、ΔVONだけ変動する。したがって、ΔVONは、数式2で表わすことができる。
第1の差動入力トランジスタ11のチャネル幅をW、チャネル長をLとすると、W/Lの比のことである。以下においても同様である。
利得制御電圧電流変換回路3は、基本的には、抵抗素子34を用いて電圧電流変換を行う回路であって、利得制御電圧VCを利得制御電圧VCに対してリニアに変化する第1の利得制御電流IC1、第2の利得制御電流IC2に変換する。IC1、IC2はカレントミラー回路により、それぞれ第1の差動増幅器1、第2の差動増幅器2に供給される。
制御電流IC0は、数式15で表わされる。
(Id1=Id2)したがって、利得制御電流IC1は、数式18で表わされる。
電流バイパス回路50は、第1及び第2の差動増幅器1、2における第1及び第2の差動入力トランジスタ11、12のドレイン電流Id1、Id2(Id1=Id2)が、利得制御電流IC1に対してリニアに変化するように構成される。図4(a)は、電流バイパス回路50の回路図である。図4(b)は、電流バイパス回路50と利得制御電圧電流変換回路3との接続関係を示す回路図である。
は、一対の第1のバイパストランジスタ51、52の共通接続されたゲートに接続される。Nチャネル型MOSトランジスタ55と第1のバイパストランジスタ51とは
カレントミラー回路を形成し、Nチャネル型MOSトランジスタ55と第1のバイパストランジスタ52は、もう1つのカレントミラー回路を形成する。
利得制御電流IC1が流れるようになっている。
なお、本実施形態の利得制御電圧電流変換回路3では、利得電圧制御回路31を含んでいるが、この回路は、利得制御電圧VCの極性を基準電圧VREFに対して反転しているだけなので、利得Gのリニア特性には関係は無く、省略することもできる。この場合、ΔVCが増加すると、利得Gはリニアに減少することになる。
電圧可変利得増幅回路100の利得Gは、電源電圧依存性を持たないことが望まれる。基準電流発生回路4として電源電圧依存性を持たない回路(例えば、後述するgm一定型基準電流発生回路)を用いることで、利得Gの電源電圧依存性を改善することができる。
利得制御電流IC1は電源電圧依存性を持つことになる。その結果、利得制御電流IC1によって制御される利得Gも電源電圧依存性を持つことになる。
この制御回路は、抵抗素子65(第2の抵抗素子)、第1の電流発生回路、第2の電流発生回路を含んで構成される。抵抗素子65は抵抗値RC22を有し、抵抗素子34(第1の抵抗素子)に直列に接続されている。抵抗素子65は、バッファアンプ35と抵抗素子34の間に挿入される。この場合、抵抗素子34の抵抗値をRC21とする。また、制御トランジスタ33を介して抵抗素子34に流れる電流をI2とする。
以下、gm一定型の基準電流発生回路4の構成を説明する。この基準電圧発生回路4は、前述のように、第1及び第2の差動増幅器1、2の定電流トランジスタ13に電源電圧VDDに依存しないドレイン電流2×Id1を基準電流として供給する。また、利得制御電圧電流変換回路3Aの電源電圧依存性を抑制するために用いられる。
基準電流IROが流れる。(ミラー比αを1とした場合)これにより、第1及び第2の差動増幅器1、2の定電流トランジスタ13に電流IRO(=2×Id1)が流れる。(ミラー比を1とした場合)ここで、電流IROを2×Id1と置くと、図2の第1及び第2の差動入力トランジスタ11、12にはそれぞれId1(=1/2・IR)が流れることになる。
2 第2の差動増幅器
3、3A 利得制御電圧電流変換回路
4 基準電流発生回路4
100 電圧可変利得増幅回路
11 第1の差動入力トランジスタ
12 第2の差動入力トランジスタ
13、14、15 定電流トランジスタ
20、21 位相補償回路
22 第1の出力抵抗素子
23 第2の出力抵抗素子
50 電流バイパス回路
Claims (10)
- 実質的に一定の基準電流を生成する電流源と、
第1及び第2の入力電圧の差に応じて、第1及び第2の電流路に沿って前記基準電流を選択的に向ける差動入力段と、
前記第1及び第2の電流路に沿って伝導される電流に応じて、差動出力電圧の第1及び第2の電圧を形成する出力段と、
利得制御電圧に応じて、前記第1及び第2の電流路のそれぞれに付加電流を提供する電流バイパス回路と、を備え、該付加電流は前記利得制御電圧の変化に伴いリニアに変化するようにした電圧可変利得増幅回路。 - 前記電流源は、電源供給電圧端子に結合された第1の電流電極、制御電極、及び前記第1及び第2の電流路のそれぞれに結合された第2の電流電極を有するトランジスタと、
前記トランジスタを通して前記基準電流を反映するために前記トランジスタの前記制御電極に結合された基準電流発生回路と、を備える請求項1に記載の電圧可変利得増幅回路。 - 前記電流バイパス回路は、第1の電源供給電圧端子に結合された第1の電流電極、第1の制御電圧を受ける制御電極、及び前記第1の電流路に結合された第2の電流電極を有する第1のトランジスタと、
前記第1の電源供給電圧端子に結合された第1の電流電極、前記第1の制御電圧を受ける制御電極、及び前記第2の電流路に結合された第2の電流電極を有する第2のトランジスタと、
前記電流源に結合された第1の電流電極、第2の制御電圧を受ける制御電極、及び第2の電源供給電圧端子に結合された第2の電流電極を有する第3のトランジスタと、を備える請求項1に記載の電圧可変利得増幅回路。 - 前記電流バイパス回路は、前記電流源に結合された第1の電流電極、前記第2の制御電圧を受ける制御電極、及び前記第2の電源供給電圧端子に結合された第2の電流電極を有する第4のトランジスタを備え、前記第1、第2、第3及び第4のトランジスタのそれぞれは第1の電流を伝導する請求項3に記載の電圧可変利得増幅回路。
- 前記出力段は、前記第1の電流路に結合された入力、及び前記第1の電圧を形成するための出力を有する第1のカレントミラーと、
前記第2の電流路に結合された入力、及び前記第2の電圧を形成するための出力を有する第2のカレントミラーを備える請求項1に記載の電圧可変利得増幅回路。 - 前記出力段は、さらに、第1の電源供給電圧端子と前記第1のカレントミラーの出力との間に結合された第2の電流源と、
前記第1の電源供給電圧端子と前記第2のカレントミラーの出力との間に結合された第3の電流源と、を備える請求項5に記載の電圧可変利得増幅回路。 - 前記出力段は、さらに、前記第1のカレントミラーの出力に結合された第1の端子、及び第2の端子を有する第1の抵抗と、
前記第2のカレントミラーの出力に結合された第1の端子、及び前記第1の抵抗の前記第2の端子に結合された第2の端子を有する第2の抵抗と、
前記第1のカレントミラーの出力に結合された第1の端子、及び第2の端子を有する第1のキャパシタと、
前記第2のカレントミラーの出力に結合された第1の端子、及び前記第1のキャパシタの前記第2の端子に結合された第2の端子を有する第2のキャパシタと、を備える請求項5に記載の電圧可変利得増幅回路。 - 実質的に一定な第1の電流を伝導させ、
利得に応じて、第1及び第2の入力電圧の差に基づいて、前記第1の電流を第1及び第2の電流路のそれぞれに沿うように向け、
前記第1及び第2の電流路に伝導される電流に応じて、差動出力電圧の第1及び第2の出力電圧を形成し、
前記第1及び第2の電流路のそれぞれに付加電流を提供し、
前記付加電流を利得制御電圧に応じてリニアに変化させるようにした差動入力電圧の増幅方法。 - 第1及び第2のMOSトランジスタを用いて、前記第1及び第2の電流路のそれぞれに前記第1の電流を向けるようにした請求項8に記載の差動入力電圧の増幅方法。
- 前記第1及び第2の電流路に伝導される電流を第3及び第4の電流路のそれぞれに反映させ、
前記第3及び第4の電流路に伝導される電流に応じて、前記第1及び第2の出力電圧をそれぞれ提供するようにした請求項8に記載の差動入力電圧の増幅方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017163952A1 (ja) * | 2016-03-25 | 2017-09-28 | ソニー株式会社 | 変調器、及び、変調方法 |
CN113110690A (zh) * | 2020-01-09 | 2021-07-13 | 株式会社东海理化电机制作所 | 比较电路 |
JP2021190845A (ja) * | 2020-05-29 | 2021-12-13 | 凸版印刷株式会社 | 利得制御増幅器 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62216509A (ja) * | 1986-03-18 | 1987-09-24 | Nec Corp | 演算増幅回路 |
US4881044A (en) * | 1987-01-16 | 1989-11-14 | Hitachi, Ltd. | Amplifying circuit |
JPH0730345A (ja) * | 1993-07-09 | 1995-01-31 | Sharp Corp | 可変利得増幅器 |
US5455816A (en) * | 1992-05-18 | 1995-10-03 | At&T Global Information Solutions Company | MOS amplifier with gain control |
JPH09246888A (ja) * | 1996-03-13 | 1997-09-19 | New Japan Radio Co Ltd | 利得制御増幅回路 |
JP2001156637A (ja) * | 1999-11-25 | 2001-06-08 | Mitsubishi Electric Corp | A/d変換器 |
US20030151461A1 (en) * | 2002-02-12 | 2003-08-14 | Hitachi, Ltd. | Automatic gain adjustment circuit and amplifier using the same |
JP2004179900A (ja) * | 2002-11-26 | 2004-06-24 | Tm T & D Kk | コモンモードノイズ除去回路 |
JP2006109409A (ja) * | 2004-10-04 | 2006-04-20 | Samsung Electronics Co Ltd | 可変利得増幅器 |
JP2009290704A (ja) * | 2008-05-30 | 2009-12-10 | Fujitsu Ltd | 差動増幅回路 |
-
2015
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Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62216509A (ja) * | 1986-03-18 | 1987-09-24 | Nec Corp | 演算増幅回路 |
US4881044A (en) * | 1987-01-16 | 1989-11-14 | Hitachi, Ltd. | Amplifying circuit |
US5455816A (en) * | 1992-05-18 | 1995-10-03 | At&T Global Information Solutions Company | MOS amplifier with gain control |
JPH0730345A (ja) * | 1993-07-09 | 1995-01-31 | Sharp Corp | 可変利得増幅器 |
JPH09246888A (ja) * | 1996-03-13 | 1997-09-19 | New Japan Radio Co Ltd | 利得制御増幅回路 |
JP2001156637A (ja) * | 1999-11-25 | 2001-06-08 | Mitsubishi Electric Corp | A/d変換器 |
US20030151461A1 (en) * | 2002-02-12 | 2003-08-14 | Hitachi, Ltd. | Automatic gain adjustment circuit and amplifier using the same |
JP2003234629A (ja) * | 2002-02-12 | 2003-08-22 | Hitachi Ltd | 自動利得調整回路及びそれを用いた増幅器 |
JP2004179900A (ja) * | 2002-11-26 | 2004-06-24 | Tm T & D Kk | コモンモードノイズ除去回路 |
JP2006109409A (ja) * | 2004-10-04 | 2006-04-20 | Samsung Electronics Co Ltd | 可変利得増幅器 |
JP2009290704A (ja) * | 2008-05-30 | 2009-12-10 | Fujitsu Ltd | 差動増幅回路 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017163952A1 (ja) * | 2016-03-25 | 2017-09-28 | ソニー株式会社 | 変調器、及び、変調方法 |
CN113110690A (zh) * | 2020-01-09 | 2021-07-13 | 株式会社东海理化电机制作所 | 比较电路 |
JP2021190845A (ja) * | 2020-05-29 | 2021-12-13 | 凸版印刷株式会社 | 利得制御増幅器 |
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