JPWO2008050375A1 - バイアス回路 - Google Patents

Abstract

共通のゲート電圧が与えられる第１及び第２のトランジスタ（ＭＮ１，ＭＮ２）と、前記第１及び第２のトランジスタのドレインに接続される負荷回路（ＭＰ１，ＭＰ２）と、前記負荷回路の信号を基に制御信号を生成する制御回路（ＭＰ３，ＭＮ３）と、前記制御信号により制御され、前記第１及び第２のトランジスタに共通に接続される電流源（ＭＮ４）と、前記第２のトランジスタ及び前記電流源間に接続される第１のインピーダンス回路（Ｒ）とを有することを特徴とするバイアス回路が提供される。

Description

本発明は、バイアス回路に関する。

特許文献１の図３には、演算増幅器をバイアスするのに使用するバイアス回路が記載されている。バイアス回路は、接地端子に接続された一対のｎチャネルＭＯＳ電界効果トランジスタを含む。一対のｐチャネルＭＯＳ電界効果トランジスタは、前記一対のｎチャネルＭＯＳ電界効果トランジスタと正電圧源との間に接続される。ｇｍ設定抵抗は、前記一対のｎチャネルＭＯＳ電界効果トランジスタの一方のトランジスタと接地端子間に接続される。ｇｍ設定抵抗は、チップ製作の後でその抵抗値が設定できるように一般的にはチップとは切離して置かれる。バイアス回路は、演算増幅器のｎチャネルＭＯＳ電界効果トランジスタのｇｍをｇｍ設定抵抗の抵抗値に逆比例する量に設定するバイアス電流を発生させるために、ｐチャネルＭＯＳ電界効果トランジスタ対は電流ミラーとして、ｎチャネルＭＯＳ電界効果トランジスタ対とｇｍ設定抵抗は電流入力電流制御電流源として動作する。

しかし、電界効果トランジスタが短チャネルの場合又は低閾値電圧である場合に、アナログ回路の精度が劣化し、高速動作するＭＯＳデバイスを適切にバイアスすることができない。

特表２００４−５２３８３０号公報

本発明の目的は、トランジスタのチャネル長又は閾値電圧によらず、高精度なバイアス電流を生成することができるバイアス回路を提供することである。

本発明の一観点によれば、共通のゲート電圧が与えられる第１及び第２のトランジスタと、前記第１及び第２のトランジスタのドレインに接続される負荷回路と、前記負荷回路の信号を基に制御信号を生成する制御回路と、前記制御信号により制御され、前記第１及び第２のトランジスタに共通に接続される電流源と、前記第２のトランジスタ及び前記電流源間に接続される第１のインピーダンス回路とを有することを特徴とするバイアス回路が提供される。

図１は、本発明の第１の実施形態によるバイアス回路の構成例を示す回路図である。 図２は、図１のバイアス回路の一部を抽出した回路図である。 図３は、電流と電圧との関係を示すグラフである。 図４は、本発明の第２の実施形態によるバイアス回路及び差動増幅器の構成例を示す回路図である。 図５は、本発明の第３の実施形態によるバイアス回路の構成例を示す回路図である。 図６は、本発明の第４の実施形態によるバイアス回路の構成例を示す回路図である。 図７は、本発明の第５の実施形態によるバイアス回路の構成例を示す回路図である。 図８は、本発明の第６の実施形態によるバイアス回路の構成例を示す回路図である。 図９は、本発明の第７の実施形態によるバイアス回路の構成例を示す回路図である。 図１０は、本発明の第８の実施形態によるバイアス回路の構成例を示す回路図である。 図１１は、本発明の第９の実施形態によるバイアス回路の構成例を示す回路図である。 図１２は、本発明の第１０の実施形態によるバイアス回路の構成例を示す回路図である。 図１３は、本発明の第１１の実施形態によるバイアス回路の構成例を示す回路図である。 図１４は、本発明の第１２の実施形態によるバイアス回路の構成例を示す回路図である。 図１５は、本発明の第１３の実施形態によるバイアス回路の構成例を示す回路図である。 図１６は、本発明の第１４の実施形態によるバイアス回路の構成例を示す回路図である。 図１７は、バイアス回路の構成例を示す回路図である。

図１７は、バイアス回路の構成例を示す回路図である。バイアス回路は、一対のｐチャネルＭＯＳ電界効果トランジスタＭＰ１及びＭＰ２、一対のｎチャネルＭＯＳ電界効果トランジスタＭＮ１及びＭＮ２、並びに抵抗Ｒを有する。以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。ｐチャネルトランジスタＭＰ１及びＭＰ２は、ゲートが相互に接続され、カレントミラーを構成し、同じ電流を流す。ｎチャネルトランジスタＭＮ１及びＭＮ２も、ゲートが相互に接続され、カレントミラーを構成する。

ｐチャネルトランジスタＭＰ１は、ソースが電源電圧ＶＤＤの端子に接続され、ドレインがｎチャネルトランジスタＭＮ１のドレインに接続される。ｐチャネルトランジスタＭＰ２は、ソースが電源電圧ＶＤＤの端子に接続され、ドレインがｎチャネルトランジスタＭＮ２のドレインに接続される。ｐチャネルトランジスタＭＰ１及びＭＰ２のゲートの相互接続点は、ｐチャネルトランジスタＭＰ２のドレインに接続される。

ｎチャネルトランジスタＭＮ１のソースは、基準電位ＶＳＳの端子に接続される。ｎチャネルトランジスタＭＮ２のソースは、抵抗Ｒを介して基準電位ＶＳＳの端子に接続される。ｎチャネルトランジスタＭＮ１及びＭＮ２のゲートの相互接続点は、ｎチャネルトランジスタＭＮ１のドレインに接続される。ｎチャネルトランジスタＭＮ２は、基板端子がソース端子に接続される。

このバイアス回路は、差動増幅器等のトランジスタに供給するためのバイアス電流を生成する。トランジスタの飽和領域では、ドレイン電流Ｉｄ及び相互コンダクタンスｇｍが式（１）及び（２）で表される。相互コンダクタンスｇｍは、電圧の変化分に対して、どの程度の電流の変化があるかを表すものである。

Ｉｄ＝（β／２）×Ｖｏｄ^２ ・・・（１）
ｇｍ＝β×Ｖｏｄ＝√（２×β×Ｉｄ） ・・・（２）

ここで、オーバードライブ電圧Ｖｏｄは、ゲート−ソース間電圧Ｖｇｓ及び閾値電圧Ｖｔｈを基に式（３）で定義される。
Ｖｏｄ≡Ｖｇｓ−Ｖｔｈ ・・・（３）

また、係数βは、式（４）で表される。
β＝μ×Ｃｏｘ×Ｗ／Ｌ ・・・（４）

ここで、μはトランジスタの移動度、Ｃｏｘはゲート酸化膜容量、Ｗはチャネル幅、Ｌはチャネル長である。

このバイアス回路は、トランジスタのβ及び／又はＶｔｈがプロセスのばらつきにより変動しても、相互コンダクタンスｇｍを一定に保つようなバイアス電流Ｉｄを生成する。増幅器又はフィルタ等のアナログ回路では、トランジスタのｇｍがその特性の重要なパラメータになるため、ｇｍが一定になるようなバイアス電流Ｉｄの供給をバイアス回路から受けることで、特性の安定化や高性能化を図ることができる。

次に、このバイアス回路が、ｇｍが一定になるようなバイアス電流を生成することができる理由を説明する。例えば、ｎチャネルトランジスタＭＮ２のチャネル幅Ｗは、ｎチャネルトランジスタＭＮ１のチャネル幅Ｗの４倍である。すると、式（４）より、ｎチャネルトランジスタＭＮ２のβは、ｎチャネルトランジスタＭＮ１のβの４倍になる。

式（１）を用いると、ｎチャネルトランジスタＭＮ１のドレイン電流Ｉｄは式（５）で表され、ｎチャネルトランジスタＭＮ２のドレイン電流Ｉｄは式（６）で表される。
Ｉｄ＝（β／２）×Ｖｏｄ^２ ・・・（５）
Ｉｄ＝（４×β／２）×（Ｖｏｄ−Ｉｄ×Ｒ）^２ ・・・（６）

トランジスタＭＰ１及びＭＰ２は、カレントミラーを構成し、同じ電流Ｉｄが流れるので、トランジスタＭＮ１及びＭＮ２にも同じ電流Ｉｄが流れる。したがって、式（５）及び式（６）の電流Ｉｄは同じ値になり、以下のように式（７）が成立する。

（β／２）×Ｖｏｄ^２＝（４×β／２）×（Ｖｏｄ−Ｉｄ×Ｒ）^２
Ｖｏｄ^２＝４×（Ｖｏｄ−Ｉｄ×Ｒ）^２
Ｖｏｄ＝２×（Ｖｏｄ−Ｉｄ×Ｒ） ・・・（７）

式（７）の電流Ｉｄに式（１）を代入すると、式（８）が成立する。
Ｖｏｄ＝２×（Ｖｏｄ−（β／２）×Ｖｏｄ^２×Ｒ） ・・・（８）

次に、式（８）に式（２）を代入すると、式（９）が成立する。
Ｖｏｄ＝２×（Ｖｏｄ−ｇｍ×Ｖｏｄ×Ｒ／２）
１＝２×（１−ｇｍ×Ｒ／２）
１＝２−ｇｍ×Ｒ
ｇｍ＝１／Ｒ ・・・（９）

式（９）に示すように、ｇｍはβ又はＶｔｈに依存しない定数となるので、バイアス回路は、ｇｍが一定になるようなバイアス電流Ｉｄを生成できることになる。ｇｍが一定に制御されるトランジスタＭＮ１およびＭＮ２と同様に、バイアス電流の供給を受けて実際に機能するトランジスタのｇｍが一定に制御されるように、トランジスタＭＮ１およびＭＮ２の極性およびチャネル長は、実際に機能するトランジスタと同一にする。またトランジスタＭＮ１およびＭＮ２のオーバードライブ電圧も、実際に機能するトランジスタのオーバードライブ電圧と近い値で動作するように設計され、例えば実際に機能するトランジスタのオーバードライブ電圧が、トランジスタＭＮ１のオーバードライブ電圧とトランジスタＭＮ２のオーバードライブ電圧の中間になるように設計される。

一般に、トランジスタを高速動作させるためには、トランジスタのチャネル長Ｌを短くする必要がある。ｇｍを一定に制御したいトランジスタのチャネル長Ｌを短くする場合、それに対応するバイアス回路のトランジスタも同様にチャネル長Ｌを短くして設計する必要があるが、チャネル長Ｌを短くすると、トランジスタのドレイン−ソース間抵抗Ｒｄｓが小さくなる。すると、トランジスタＭＮ１及びＭＮ２のドレイン電流のドレイン電圧依存性が大きくなり、トランジスタＭＮ１及びＭＮ２のドレイン電圧の差異による誤差電流が生じ、適切なバイアス電流Ｉｄの生成が困難になる。

また、現在、電源の低電圧化が進んでおり、アナログ回路のバイアス電圧や信号振幅を確保するため、閾値電圧Ｖｔｈが低い低閾値電圧のトランジスタが用いられる場合がある。このバイアス回路は、大きなドレイン−ソース間抵抗が確保できるトランジスタの飽和領域を使用するものであるが、閾値電圧Ｖｔｈが低くなると、ダイオード接続のトランジスタＭＮ１については、ドレイン電圧とゲート電圧が等しいため、飽和領域と線形領域との境界付近で使用することになる。すると、トランジスタＭＮ１のドレイン電流のドレイン電圧依存性が大きくなり、トランジスタＭＮ１及びＭＮ２のドレイン電圧の差異による誤差電流が生じ、適切なバイアス電流Ｉｄの生成が困難になる。

トランジスタのチャネル長Ｌが短い場合、及び／又は閾値電圧Ｖｔｈが低い場合にも、ｇｍが一定になるようなバイアス電流を生成することができるバイアス回路を、以下の実施形態で説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態によるバイアス回路の構成例を示す回路図であり、図１７の回路にトランジスタＭＰ３、ＭＮ３及びＭＮ４を追加したものである。ただし、トランジスタＭＰ１及びＭＰ２のゲートの相互接続点は、トランジスタＭＰ１のドレインに接続される。本実施形態のバイアス回路は、基本的には、図１７のバイアス回路と同じ原理により、ｇｍが一定となるようなバイアス電流Ｉ１を生成することができる。

例えば、トランジスタＭＮ２のチャネル幅ＷはトランジスタＭＮ１のチャネル幅Ｗの４倍、トランジスタＭＰ１〜ＭＰ３のチャネル幅Ｗはすべて同じ、トランジスタＭＮ４のチャネル幅ＷはトランジスタＭＮ３の２倍である。トランジスタＭＮ１〜ＭＮ４及びＭＰ１〜ＭＰ３のチャネル長Ｌは、相互に同じである。

トランジスタＭＮ１及びＭＮ２は、相互にチャネル幅Ｗとチャネル長Ｌとの比Ｋ＝Ｗ／Ｌに対するドレイン電流Ｉｄの比Ｉｄ／Ｋが異なる。例えば、トランジスタＭＮ２のチャネル幅Ｗは、トランジスタＭＮ１のチャネル幅Ｗの４倍であり、トランジスタＭＮ１及びＭＮ２のチャネル長Ｌは相互に同じである。なお、後に説明するように、トランジスタＭＮ１のドレイン電流Ｉ１及びトランジスタＭＮ２のドレイン電流Ｉ２は、相互に同じである。すなわち、トランジスタＭＮ１及びＭＮ２は、相互に、チャネル長Ｌが同じであり、チャネル幅Ｗに対するドレイン電流Ｉｄの比Ｉｄ／Ｗが異なっている。なお、本実施形態においてトランジスタＭＮ２のチャネル幅ＷをトランジスタＭＮ１のチャネル幅Ｗの４倍であるとしたが、この倍率に限定されず、他の倍率および他の電流比を用いても構成することが可能である。

バイアス回路は、一対のｐチャネルトランジスタＭＰ１及びＭＰ２、一対のｎチャネルトランジスタＭＮ１及びＭＮ２を有する。ｐチャネルトランジスタＭＰ１及びＭＰ２は、ゲートが相互に接続され、カレントミラーを構成し、同じ電流を流す。ｎチャネルトランジスタＭＮ１及びＭＮ２は、ゲートが相互に接続され、ゲートにはバイアス電圧Ｖｃｍが与えられる。

ｐチャネルトランジスタＭＰ１は、ソースが電源電圧ＶＤＤの端子に接続され、ドレインがｎチャネルトランジスタＭＮ１のドレインに接続される。ｐチャネルトランジスタＭＰ２は、ソースが電源電圧ＶＤＤの端子に接続され、ドレインがｎチャネルトランジスタＭＮ２のドレインに接続される。ｐチャネルトランジスタＭＰ１及びＭＰ２のゲートの相互接続点は、ｐチャネルトランジスタＭＰ１のドレインに接続される。

ｎチャネルトランジスタＭＮ１のソースは、ｎチャネルトランジスタＭＮ４のドレインに接続される。ｎチャネルトランジスタＭＮ２のソースは、抵抗Ｒを介してトランジスタＭＮ４のドレインに接続される。ｎチャネルトランジスタＭＮ１及びＭＮ２のゲートは相互接続され、その相互接続点はバイアス電圧Ｖｃｍの端子に接続される。トランジスタＭＮ１及びＭＮ２には、共通のゲート電圧Ｖｃｍが与えられる。ｎチャネルトランジスタＭＮ１は基板端子がソース端子に接続され、ｎチャネルトランジスタＭＮ２も基板端子がソース端子に接続される。

ｐチャネルトランジスタＭＰ３は、ゲートがｐチャネルトランジスタＭＰ２のドレインに接続され、ソースが電源電圧ＶＤＤの端子に接続され、ドレインがｎチャネルトランジスタＭＮ３のドレインに接続される。ｎチャネルトランジスタＭＮ３及びＭＮ４はゲートが相互接続され、その相互接続点はｎチャネルトランジスタＭＮ３のドレインに接続される。ｎチャネルトランジスタＭＮ３及びＭＮ４のソースは、基準電位ＶＳＳの端子に接続され、トランジスタＭＮ３及びＭＮ４は、カレントミラーを構成する。

トランジスタＭＰ１及びＭＰ２は、カレントミラーを構成し、同じ電流Ｉ１を流す。上記のように、トランジスタのチャネル長Ｌが短い場合及び／又は閾値電圧Ｖｔｈが低い場合には、ｎチャネルトランジスタＭＮ１及びＭＮ２のドレイン電圧の差異による誤差電流が生じやすくなるが、本実施形態では、トランジスタＭＰ３、ＭＮ３及びＭＮ４を使用し、ｎチャネルトランジスタＭＮ１及びＭＮ２のドレイン電圧がほぼ同一になるように制御することにより、誤差電流を低減することができ、ｇｍが一定になるような適切なバイアス電流Ｉ１を生成する。

次に、本実施形態のバイアス回路が負帰還系を構成することを説明する。ｎチャネルトランジスタＭＮ２のドレイン電流Ｉ２がｐチャネルトランジスタＭＰ２のドレイン電流Ｉ１よりも大きくなると、ｐチャネルトランジスタＭＰ３のゲート電圧が下がり、ｐチャネルトランジスタＭＰ３のドレイン電流が大きくなる。すると、ｎチャネルトランジスタＭＮ４のゲート電圧が高くなり、ｎチャネルトランジスタＭＮ４のドレイン電流が大きくなる。

ｎチャネルトランジスタＭＮ４のドレイン電流が大きくなると、ｎチャネルトランジスタＭＮ２のドレイン電流よりも、ｎチャネルトランジスタＭＮ１のドレイン電流が大きく変動し、ｎチャネルトランジスタＭＮ１のドレイン電流Ｉ１が大きくなる。やがて、電流Ｉ１及びＩ２が同じになる状態で安定する。

ｎチャネルトランジスタＭＮ１及びＭＮ２のドレイン電流を加算した電流は、ｎチャネルトランジスタＭＮ４のドレイン電流になる。ｎチャネルトランジスタＭＮ４のドレイン電流が変化すると、上記のように、ｎチャネルトランジスタＭＮ２のドレイン電流よりも、ｎチャネルトランジスタＭＮ１のドレイン電流が大きく変動する。その理由は、後述する。

逆に、ｎチャネルトランジスタＭＮ２のドレイン電流Ｉ２がｐチャネルトランジスタＭＰ２のドレイン電流Ｉ１よりも小さくなると、ｐチャネルトランジスタＭＰ３のゲート電圧が上がり、ｐチャネルトランジスタＭＰ３のドレイン電流が小さくなる。すると、ｎチャネルトランジスタＭＮ４のゲート電圧が低くなり、ｎチャネルトランジスタＭＮ４のドレイン電流が小さくなる。ｎチャネルトランジスタＭＮ４のドレイン電流が小さくなると、ｎチャネルトランジスタＭＮ２のドレイン電流よりも、ｎチャネルトランジスタＭＮ１のドレイン電流が大きく変動し、ｎチャネルトランジスタＭＮ１のドレイン電流Ｉ１が小さくなる。やがて、電流Ｉ１及びＩ２が同じになる状態で安定する。

上記の負帰還制御により、電流Ｉ１及びＩ２が同じになる状態で安定し、トランジスタＭＮ１及びＭＮ２のドレイン電圧が同じ値になり、ｇｍが一定になるような適切なバイアス電流Ｉ１を生成することができる。

トランジスタＭＮ４は、トランジスタＭＮ１のドレイン電流Ｉ１及びトランジスタＭＮ２のドレイン電流Ｉ２（＝Ｉ１）の加算値のドレイン電流２×Ｉ１を流す。トランジスタＭＮ４のチャネル幅Ｗは、トランジスタＭＮ３のチャネル幅Ｗの２倍である。トランジスタＭＮ３及びＭＮ４は、カレントミラーを構成するので、トランジスタＭＮ３にはドレイン電流Ｉ１が流れる。したがって、トランジスタＭＰ３には、トランジスタＭＮ３と同じく、バイアス電流Ｉ１が流れる。バイアス回路は、トランジスタＭＰ３に流れるバイアス電流Ｉ１を生成することができる。またこのとき、トランジスタＭＰ３はトランジスタＭＰ１と同じサイズであり、かつ同じバイアス電流Ｉ１を流す。したがって、そのゲート電圧も同一となるため、それぞれのゲートが接続されているトランジスタＭＮ１およびＭＮ２のドレイン電圧が等しくなる。

次に、トランジスタＭＮ１及びＭＮ２の電流特性及びバイアス回路が負帰還系を構成する原理を詳しく説明する。例えば、トランジスタＭＮ２のチャネル幅ＷをトランジスタＭＮ１の４倍にし、トランジスタＭＰ１〜ＭＰ３のチャネル幅Ｗをすべて同じにし、トランジスタＭＮ４のチャネル幅ＷをトランジスタＭＮ３の２倍にすることで、期待の動作をするバイアス回路となる。

このバイアス回路の動作と、系が負帰還系であることを説明するために、回路の中核であるトランジスタＭＮ１とＭＮ２、及び抵抗Ｒの部分の特性について説明する。

図２は、図１において、ｎチャネルトランジスタＭＮ４のドレイン電圧Ｖｓを基準として、トランジスタＭＮ１、ＭＮ２及び抵抗Ｒを抽出し、トランジスタＭＮ１及びＭＮ２のゲート電圧を基準電位に対して新たにＶｇとした図である。

トランジスタＭＮ１及びＭＮ２が飽和領域で動作しているとしたときのそれぞれの電流をＩ１及びＩ２とし、以下でそれぞれの特性を導く。

トランジスタＭＮ１の電流Ｉ１は、閾値電圧をＶｔｈ、係数をβとして、飽和領域のトランジスタの電流Ｉ１は、式（１）及び（３）より式（１０）で表される。
Ｉ１＝（β／２）×（Ｖｇ−Ｖｔｈ）^２ ・・・（１０）

一方、トランジスタＭＮ２は、ソースの電位が電流Ｉ２と抵抗Ｒにより基準電位よりＩ２×Ｒだけ高くなっており、またチャネル幅ＷがトランジスタＭＮ１の４倍であるため、係数βがトランジスタＭＮ１の４倍となる。したがって、トランジスタＭＮ２の電流Ｉ２は、式（１１）のように表される。
Ｉ２＝（４×β／２）×（Ｖｇ−Ｉ２×Ｒ−Ｖｔｈ）^２
・・・（１１）

式（１１）を（Ｖｇ−Ｖｔｈ）について変形すると、式（１２）のように表される。
Ｖｇ−Ｖｔｈ＝Ｉ２×Ｒ＋√（Ｉ２／（２×β）） ・・・（１２）

図３は、式（１０）と（１２）とに基づく、電流Ｉ１及びＩ２と電圧Ｖｇとの関係を示すグラフである。電流Ｉ１とＩ２とは、電圧Ｖｇがつりあいの電圧Ｖ０よりも低いときにはＩ２＞Ｉ１であり、逆に電圧Ｖｇが電圧Ｖ０よりも高いときにはＩ１＞Ｉ２であるという第１の特性を示す。また、電流Ｉ１とＩ２との合計は、電圧Ｖｇに対して単調に増加する第２の特性を示す。

こうした特性を持つ図２の構成について、電圧Ｖｇが電圧Ｖ０よりも低いとき（Ｉ２＞Ｉ２である場合）には電圧Ｖｇが大きくなるように、また電圧Ｖ０よりも高いとき（Ｉ１＞Ｉ２である場合）には電圧Ｖｇが小さくなるような制御系を備えることで、系は「電圧Ｖｇがつりあいの電圧Ｖ０に制御されるような負帰還系である」といえる。

ここで、電圧Ｖｇがつりあいの電圧Ｖ０である場合の回路動作について考察する。つりあいの電圧Ｖ０において、電流Ｉ１とＩ２とは等しくなり、その電流をＩ０とする。すると、式（１０）および（１１）より、式（１３）が成立する。
（β／２）×（Ｖｇ−Ｖｔｈ）^２＝（４×β／２）×（Ｖｇ−Ｉ０×Ｒ−Ｖｔｈ）^２
・・・（１３）

この両辺の平方根を取って整理すると、式（１３）は、次の式（１４）になる。
Ｉ０×Ｒ＝（Ｖｇ−Ｖｔｈ）／２ ・・・（１４）

また、トランジスタＭＮ１の相互コンダクタンスｇｍ１は式（９）の電流Ｉ１を電圧Ｖｇで微分して次の式（１５）ように表される。
ｇｍ１＝β×（Ｖｇ−Ｖｔｈ）＝２×Ｉ１／（Ｖｇ−Ｖｔｈ） ・・・
（１５）

式（１５）をＩ１について整理すると式（１６）が得られる。
Ｉ１＝ｇｍ１×（Ｖｇ−Ｖｔｈ）／２ ・・・（１６）

ここで、今、Ｉ１＝Ｉ０であり、式（１６）をＩ０として式（１４）に代入すると、式（１７）が得られる。
ｇｍ１×Ｒ×（Ｖｇ−Ｖｔｈ）／２＝（Ｖｇ−Ｖｔｈ）／２ ・・・（１７）

これを整理すると、ｇｍ１は式（１８）で表される。
ｇｍ１＝１／Ｒ ・・・（１８）

したがって、図２の構成が負帰還系により、電圧Ｖｇがつりあいの電圧Ｖ０に制御されるような場合には、トランジスタＭＮ１の相互コンダクタンスｇｍ１は抵抗素子Ｒの逆数に比例する特性を持つことがわかる。

さて、このことを踏まえて図１の回路を考察する。図２でＶｇとしていた電圧は、図１ではトランジスタＭＮ４のドレイン電圧Ｖｓに対するトランジスタＭＮ１とＭＮ２との共通のゲート電圧Ｖｃｍの電位差Ｖｃｍ−Ｖｓである。

図１の構成で、トランジスタＭＰ１とＭＰ２とはカレントミラーを構成し、トランジスタＭＰ１の電流（すなわちトランジスタＭＮ１の電流Ｉ１）をトランジスタＭＰ２に複製する。したがって、トランジスタＭＮ２のドレインの電圧はトランジスタＭＮ２が流す電流Ｉ２とトランジスタＭＰ１が流す電流Ｉ１の大小で変動し、Ｉ２＞Ｉ１である場合には電圧が下がり、またＩ１＞Ｉ２である場合には電圧が上がる。

このトランジスタＭＮ２のドレインの電圧は、トランジスタＭＰ３のゲートに接続されており、トランジスタＭＰ３のドレイン電流を変動させる。トランジスタＭＰ３は、ｐチャネルトランジスタであり、ゲート電圧が上がるとドレイン電流が小さくなり、ゲート電圧が下がるとドレイン電流が大きくなる。また、トランジスタＭＰ３のドレイン電流の変動は、トランジスタＭＮ３とＭＮ４が構成する倍率２倍のカレントミラーにより、トランジスタＭＮ４のドレイン電流を変動させる。したがって、図１に示す構成では、Ｉ２＞Ｉ１である場合には、トランジスタＭＮ４の電流が増え、Ｉ１＞Ｉ２である場合にはトランジスタＭＮ４の電流が減る。

次いで、図１に示す構成の動作を、電流Ｉ１およびＩ２の大小関係に基づいて説明する。Ｉ２＞Ｉ１の場合には、トランジスタＭＮ４の電流が増えると、トランジスタＭＮ１とＭＮ２との電流Ｉ１とＩ２との合計が増え、上記の第２の特性より、Ｖｃｍ−Ｖｓは高くなる。また、Ｉ２＞Ｉ１である場合は第１の特性より、Ｖｃｍ−ＶｓはＶ０よりも低い。したがって、図１の回路は、Ｖｃｍ−ＶｓがＶ０よりも低い場合にはＶｃｍ−Ｖｓが高くなるように制御される構成となっている。

一方、Ｉ１＞Ｉ２である場合には、上記と同様の考察から、図１の回路は、Ｖｃｍ−ＶｓがＶ０よりも大きい場合には、Ｖｃｍ−Ｖｓが低くなるように制御される構成となっている。

以上のことから、図１の回路は、Ｖｃｍ−Ｖｓがつりあいの電圧Ｖ０に制御されるような負帰還系となっている。したがって、トランジスタＭＮ１の相互コンダクタンスｇｍ１は抵抗Ｒの逆数に比例する特性を持ち、またこのときの電流Ｉ１はこの特性を実現する適切なバイアス電流になっているといえる。

本実施形態のバイアス回路は、トランジスタＭＮ１及びＭＮ２を共通の電流源のトランジスタＭＮ４でバイアスする構成を有する。共通電流源のトランジスタＭＮ４は、フィードバック制御される。チャネル長が短く、閾値電圧が低い高速動作用トランジスタをバイアスする場合にも、適切なバイアス電流を生成することができる。

（第２の実施形態）
図４は、本発明の第２の実施形態によるバイアス回路４０１及び差動増幅器４０２の構成例を示す回路図である。バイアス回路４０１は、図１のバイアス回路と同じ回路である。

ｐチャネルトランジスタＭＰ５及びＭＰ６は、ゲートがｐチャネルトランジスタＭＰ３のゲートに接続され、ソースが電源電圧ＶＤＤの端子に接続される。トランジスタＭＰ５及びＭＰ６は、トランジスタＭＰ３との間でカレントミラーを構成する。トランジスタＭＰ３はバイアス電流Ｉ１を流すので、トランジスタＭＰ５及びＭＰ６にもバイアス電流Ｉ１を流して他の回路にバイアス電流Ｉ１を供給することができる。トランジスタＭＰ５は、差動増幅器４０２のバイアス端子４０３にバイアス電流Ｉ１を供給する。

差動増幅器４０２は、バイアス回路４０１と同等の回路である。差動増幅器４０２がバイアス回路４０１と異なる点を説明する。差動増幅器４０２は、正入力信号Ｖｉｎ＋及び負入力信号Ｖｉｎ−の差動入力信号を入力する。正入力信号Ｖｉｎ＋及び負入力信号Ｖｉｎ−は、相互に位相が反転した信号である。トランジスタＭＮ１のゲートは正入力信号Ｖｉｎ＋の端子に接続され、トランジスタＭＮ２のゲートは負入力信号Ｖｉｎ−の端子に接続される。トランジスタＭＮ２のソースは、抵抗Ｒを介さずに、直接トランジスタＭＮ４のドレインに接続される。出力端子Ｖｏｕｔは、トランジスタＭＰ２及びＭＮ２のドレインの相互接続点に接続される。バイアス端子４０３は、トランジスタＭＮ３のゲート及びドレインに接続される。バイアス端子４０３には、トランジスタＭＰ５からバイアス電流Ｉ１が供給される。

バイアス回路４０１は、差動増幅器４０２と同等の回路構成を有するので、バイアス回路４０１とバイアス対象の差動増幅器４０２とでトランジスタの動作点を一致させることができる。すなわち、バイアス回路４０１と差動増幅回路４０２とでは、対応するトランジスタの動作点が同じになる。バイアス回路４０１は、バイアス対象の差動増幅器４０２の特性を精度よく合わせるためのバイアス電流Ｉ１を生成することができる。したがって、バイアス回路４０１は、特に差動増幅器４０２のバイアス電流Ｉ１を生成するのに適している。

（第３の実施形態）
図５は、本発明の第３の実施形態によるバイアス回路の構成例を示す回路図である。図１では一対のｎチャネルトランジスタＭＮ１及びＭＮ２を用いて負帰還系を構成したが、本実施形態では一対のｐチャネルトランジスタＭＰ１及びＭＰ２を用いて負帰還系を構成する例を示す。

ｎチャネルトランジスタＭＮ１及びＭＮ２は、ゲートが相互に接続され、ソースが基準電位ＶＳＳの端子に接続される。トランジスタＭＮ１及びＭＮ２のゲートの相互接続点は、トランジスタＭＮ１のドレインに接続される。トランジスタＭＮ１のドレインはｐチャネルトランジスタＭＰ１のドレインに接続され、トランジスタＭＮ２のドレインはｐチャネルトランジスタＭＰ２のドレインに接続される。

ｐチャネルトランジスタＭＰ１のソースは、ｐチャネルトランジスタＭＰ４のドレインに接続される。ｐチャネルトランジスタＭＰ２のソースは、抵抗Ｒを介してトランジスタＭＰ４のドレインに接続される。トランジスタＭＰ１及びＭＰ２のゲートは相互接続され、その相互接続点はバイアス電圧Ｖｃｍの端子に接続される。トランジスタＭＰ１は基板端子がソース端子に接続され、トランジスタＭＰ２も基板端子がソース端子に接続される。

ｎチャネルトランジスタＭＮ３は、ゲートがｎチャネルトランジスタＭＮ２のドレインに接続され、ソースが基準電位ＶＳＳの端子に接続され、ドレインがｐチャネルトランジスタＭＰ３のドレインに接続される。トランジスタＭＰ３及びＭＰ４はゲートが相互接続され、その相互接続点はトランジスタＭＰ３のドレインに接続される。トランジスタＭＰ３及びＭＰ４は、カレントミラーを構成する。トランジスタＭＰ３及びＭＰ４のソースは、電源電圧ＶＤＤの端子に接続される。

本実施形態のバイアス回路は、図１の回路と同様に動作し、ｇｍが一定になるようなバイアス電流を生成することができる。

（第４の実施形態）
図６は、本発明の第４の実施形態によるバイアス回路の構成例を示す回路図である。本実施形態のバイアス回路は、図１のバイアス回路に対して、トランジスタＭＰ３及びＭＮ３を削除し、差動増幅器Ａ１を追加したものである。差動増幅器Ａ１は、正入力端子がトランジスタＭＮ１のドレインに接続され、負入力端子がトランジスタＭＮ２のドレインに接続され、出力端子がトランジスタＭＮ４のゲートに接続される。

トランジスタＭＮ２のドレイン電流Ｉ２がトランジスタＭＰ２のドレイン電流Ｉ１より大きくなると、差動増幅器Ａ１の負入力端子の電圧が下がる。すると、差動増幅器Ａ１の出力電圧が上がり、トランジスタＭＮ４のドレイン電流が大きくなる。逆に、トランジスタＭＮ２のドレイン電流Ｉ２がトランジスタＭＰ２のドレイン電流Ｉ１より小さくなると、差動増幅器Ａ１の負入力端子の電圧が上がる。すると、差動増幅器Ａ１の出力電圧が下がり、トランジスタＭＮ４のドレイン電流が小さくなる。このように、本実施形態のバイアス回路は、図１のバイアス回路と同様の動作を行い、ｇｍが一定となるようなバイアス電流Ｉ１を生成することができる。

（第５の実施形態）
図７は、本発明の第５の実施形態によるバイアス回路の構成例を示す回路図である。本実施形態のバイアス回路は、図１のバイアス回路に対して、トランジスタＭＮ１及びＭＮ２の基板端子の接続先が異なる。図１のバイアス回路では、トランジスタＭＮ１及びＭＮ２は、基板端子がソース端子に接続されていた。本実施形態のバイアス回路では、トランジスタＭＮ１及びＭＮ２は、基板端子が基準電位ＶＳＳの端子に接続される。

このとき、トランジスタＭＮ１とＭＮ２とでは、基板−ソース間電圧が異なるため、系は基板バイアス効果の影響を受けるようになる。このとき基板バイアス効果の相互コンダクタンスｇｍｂとトランジスタＭＮ１とＭＮ２とのソース端子の電位差ΔＶの積の電流誤差が生じるが、ｇｍｂはｇｍに対して小さい値であるのが通例である。この構成においてもトランジスタのｇｍがおよそ抵抗Ｒに反比例するようなバイアス電流を生成することができる。なお、図１のバイアス回路では、基板バイアス効果による電流誤差は生じない。

（第６の実施形態）
図８は、本発明の第６の実施形態によるバイアス回路の構成例を示す回路図である。本実施形態のバイアス回路は、図１のバイアス回路に対して、トランジスタＭＰ２のゲートの接続先が異なる。図１のバイアス回路では、トランジスタＭＰ２はゲートがトランジスタＭＰ１のゲートに接続され、トランジスタＭＰ１との間でカレントミラーを構成していた。本実施形態のバイアス回路では、トランジスタＭＰ２は、ゲート及びドレインが相互に接続され、ダイオード接続となる。

負荷回路のトランジスタＭＰ１及びＭＰ２は、カレントミラーを構成せず、それぞれ電流パスに対してダイオード接続されており、トランジスタＭＰ３のゲートはトランジスタＭＰ２のゲートに接続される。このとき、トランジスタＭＰ２とＭＰ３はカレントミラーを構成しており、トランジスタＭＰ２（ＭＮ２）とＭＰ３のドレイン電流は等しい。また、トランジスタＭＰ３の電流は、トランジスタＭＮ３とＭＮ４が構成するカレントミラーにより２倍の倍率でトランジスタＭＮ１とＭＮ２の共通電流源であるトランジスタＭＮ４に複製される。そのため、トランジスタＭＮ１とＭＮ２のドレイン電流の合計は、トランジスタＭＮ２のドレイン電流の２倍に等しいといえる。したがって、トランジスタＭＮ１のドレイン電流がトランジスタＭＮ２のドレイン電流に等しくなるように制御される。

なお、この構成では、トランジスタＭＰ２とＭＰ３のカレントミラー及びトランジスタＭＮ３とＭＮ４のカレントミラーが電流のドレイン電圧依存性による誤差を持っている場合、生成するバイアス電流に誤差が生じる。これに対し、図１のバイアス回路では、この影響はほとんどない。

（第７の実施形態）
図９は、本発明の第７の実施形態によるバイアス回路の構成例を示す回路図である。本実施形態のバイアス回路は、図１のバイアス回路に対し、トランジスタＭＰ１及びＭＰ２のカレントミラーの負荷回路を抵抗Ｒ１及びＲ２に置き換え、差動増幅器Ａ１を追加したものである。抵抗Ｒ１は、トランジスタＭＮ１のドレイン及び電源電圧ＶＤＤの端子間に接続される。抵抗Ｒ２は、トランジスタＭＮ２のドレイン及び電源電圧ＶＤＤの端子間に接続される。差動増幅器Ａ１は、正入力端子がトランジスタＭＮ２のドレインに接続され、負入力端子がトランジスタＭＮ１のドレインに接続され、出力端子がトランジスタＭＰ３のゲートに接続される。

トランジスタＭＮ２のドレイン電流Ｉ２が抵抗Ｒ２の電流Ｉ１より大きくなると、差動増幅器Ａ１の正入力端子の電圧が下がり、差動増幅器Ａ１の出力電圧が下がる。すると、トランジスタＭＰ３のドレイン電流が大きくなり、トランジスタＭＮ４のゲート電圧が上がり、トランジスタＭＮ４のドレイン電流が大きくなる。逆に、トランジスタＭＮ２のドレイン電流Ｉ２が抵抗Ｒ２の電流Ｉ１より小さくなると、差動増幅器Ａ１の正入力端子の電圧が上がり、差動増幅器Ａ１の出力電圧が上がる。すると、トランジスタＭＰ３のドレイン電流が小さくなり、トランジスタＭＮ４のゲート電圧が下がり、トランジスタＭＮ４のドレイン電流が小さくなる。

本実施形態のバイアス回路は、図１のバイアス回路及び図６のバイアス回路と同様に、トランジスタＭＮ１のドレイン電流がトランジスタＭＮ２のドレイン電流に等しくなるような負帰還系を構成しており、同様のバイアス電流を生成することができる。また、ここで用いている抵抗Ｒ１及びＲ２はさまざまな負荷回路に置き換えることが可能であり、たとえば図８におけるようなダイオード接続されたトランジスタＭＰ１及びＭＰ２による負荷回路等で構成することもできる。

（第８の実施形態）
図１０は、本発明の第８の実施形態によるバイアス回路の構成例を示す回路図である。本実施形態のバイアス回路は、図９のバイアス回路をより簡潔にした構成である。本実施形態のバイアス回路は、図６のバイアス回路のトランジスタＭＰ１及びＭＰ２のカレントミラーの負荷回路を抵抗Ｒ１及びＲ２に置き換えたものである。抵抗Ｒ１は、トランジスタＭＮ１のドレイン及び電源電圧ＶＤＤの端子間に接続される。抵抗Ｒ２は、トランジスタＭＮ２のドレイン及び電源電圧ＶＤＤの端子間に接続される。

本実施形態のバイアス回路も、やはりトランジスタＭＮ１のドレイン電流がトランジスタＭＮ２のドレイン電流に等しくなるような負帰還系を構成しており、同様のバイアス電流を生成することができる。このバイアス回路では、トランジスタＭＮ４のゲート電圧を基にｎチャネルトランジスタでバイアス電流を出力することができる。また、図４のようにバイアス電流を利用する回路が同様の構成の差動増幅器４０２である場合、差動増幅器４０２の共通電流源のトランジスタＭＮ４のゲートにトランジスタＭＮ４のゲートを直接接続することで、バイアス電流を供給することができる。

（第９の実施形態）
図１１は、本発明の第９の実施形態によるバイアス回路の構成例を示す回路図である。本実施形態のバイアス回路は、図１のバイアス回路に対して、ｎチャネルトランジスタＭＮ５及びＭＮ６を追加したものである。トランジスタＭＮ５はトランジスタＭＮ１にカスコード接続され、トランジスタＭＮ６はトランジスタＭＮ２にカスコード接続される。すなわち、トランジスタＭＮ５は、ゲートがバイアス電圧Ｖｂの端子に接続され、ドレインがトランジスタＭＰ１のドレインに接続され、ソースがトランジスタＭＮ１のドレインに接続される。トランジスタＭＮ６は、ゲートがバイアス電圧Ｖｂの端子に接続され、ドレインがトランジスタＭＰ２のドレインに接続され、ソースがトランジスタＭＮ２のドレインに接続される。

図４の差動増幅器４０２では、出力抵抗を高めるために差動対トランジスタＭＮ１及びＭＮ２にカスコード回路を用いることができる。本実施形態のバイアス回路でも、同様に、ｎチャネルトランジスタＭＮ１、ＭＮ２、ＭＮ５及びＭＮ６の差動対相当部分の構成がカスコード回路の構成になっている。バイアス対象の回路が図４の差動増幅器４０２であり、差動増幅器４０２の差動対トランジスタＭＮ１及びＭＮ２がカスコード回路を構成している場合は、本実施形態のようにバイアス回路もカスコード回路の構成をとることで、供給するバイアス電流の精度がより高まる。

（第１０の実施形態）
図１２は、本発明の第１０の実施形態によるバイアス回路の構成例を示す回路図である。ｎチャネルトランジスタＭＮ１及びＭＮ２は、ゲートが相互に接続され、共通のゲート電圧が供給される。トランジスタＭＮ１は、ドレインが負荷回路１２０１に接続され、ソースがインピーダンス回路１２０２ａ及び電流源１２０３を介して基準電位端子に接続される。トランジスタＭＮ２は、ドレインが負荷回路１２０１に接続され、ソースがインピーダンス回路１２０２ｂ及び電流源１２０３を介して基準電位端子に接続される。制御回路１２０４は、負荷回路１２０１の信号（電圧又は電流）を基に制御信号を生成し、電流源１２０３の電流を制御する。電流源１２０３は、トランジスタＭＮ１及びＭＮ２に共通に接続される。

負荷回路１２０１は、上記実施形態のトランジスタＭＰ１，ＭＰ２又は抵抗Ｒ１，Ｒ２に対応する。制御回路１２０４は、上記実施形態のトランジスタＭＰ３，ＭＮ３又は差動増幅器Ａ１に対応する。電流源１２０３は、上記実施形態のトランジスタＭＮ４に対応する。インピーダンス回路１２０２ａ及び１２０２ｂは、上記実施形態の抵抗Ｒに対応する。インピーダンス回路１２０２ａ及び１２０２ｂは、両方設けてもよいし、片方のみを設けてもよい。

（第１１の実施形態）
図１３は、本発明の第１１の実施形態によるバイアス回路の構成例を示す回路図である。本実施形態のバイアス回路は、図１２のバイアス回路の２個のインピーダンス回路１２０２ａ及び１２０２ｂの代わりに、１個のインピーダンス回路１２０２を設けたものである。インピーダンス回路１２０２は、上記実施形態の抵抗Ｒに対応し、トランジスタＭＮ２のソース及び電流源１２０３間に接続される。トランジスタＭＮ１のソースは、直接、電流源１２０３に接続される。

（第１２の実施形態）
図１４は、本発明の第１２の実施形態によるバイアス回路の構成例を示す回路図である。本実施形態のバイアス回路は、図１３のバイアス回路の電流源１２０３をｎチャネルトランジスタ１４０１で構成した例を示す。トランジスタ１４０１は、ゲートが制御回路１２０４に接続され、ドレインがトランジスタＭＮ１のドレイン及びインピーダンス回路１２０２の相互接続点に接続され、ソースが基準電位端子に接続される。トランジスタ１４０１は、上記実施形態のトランジスタＭＮ４に対応する。制御回路１２０４は、トランジスタ１４０１のゲート電圧を制御する。

（第１３の実施形態）
図１５は、本発明の第１３の実施形態によるバイアス回路の構成例を示す回路図である。本実施形態のバイアス回路は、図１４のバイアス回路の制御回路１２０４を具体的に示す。制御回路１２０４は、制御電流生成回路及び電流複製回路（カレントミラー回路）１５０１、並びに制御電圧生成回路１５０２を有する。制御電流生成回路１５０１は、上記実施形態のトランジスタＭＰ３に対応する。電流複製回路１５０１は、図４のトランジスタＭＰ５及びＭＰ６に対応し、負荷回路１２０１に流れる電流を複製して複数の電流出力端子１５０３にバイアス電流を出力することができる。制御電圧生成回路１５０２は、上記実施形態のトランジスタＭＮ３に対応する。

（第１４の実施形態）
図１６は、本発明の第１４の実施形態によるバイアス回路の構成例を示す回路図である。本実施形態のバイアス回路は、図１３のインピーダンス回路１２０２を抵抗Ｒで構成した例を示す。抵抗Ｒは、トランジスタＭＮ２のソース及び電流源１２０３間に接続される。抵抗Ｒは、抵抗素子又はトランジスタを用いて構成することができる。

以上のように、第１〜第１４の実施形態によれば、例えば１．２Ｖの低電源電圧を使用し、トランジスタの閾値電圧が低い場合であっても、適切なバイアス電流を生成することができる。また、トランジスタのチャネル長が短い場合であっても、適切なバイアス電流を生成することができる。今後、アナログ回路の高性能化が進むと、回路の高速化及び低電圧化が進む。それに伴い、トランジスタのチャネル長が短くなり、閾値電圧が低くなる。その場合、図１７のバイアス回路では適切なバイアス電流を生成することが困難であるが、本実施形態のバイアス回路では適切なバイアス電流を生成することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

トランジスタのチャネル長又は閾値電圧によらず、高精度なバイアス電流を生成することができる。これにより、高速トランジスタ又は低電源電圧を使用する場合にも、高精度なバイアス電流を生成することができる。

Claims (20)

1. 共通のゲート電圧が与えられる第１及び第２のトランジスタと、
   前記第１及び第２のトランジスタのドレインに接続される負荷回路と、
   前記負荷回路の信号を基に制御信号を生成する制御回路と、
   前記制御信号により制御され、前記第１及び第２のトランジスタに共通に接続される電流源と、
   前記第２のトランジスタ及び前記電流源間に接続される第１のインピーダンス回路と
   を有することを特徴とするバイアス回路。
2. 前記第１のトランジスタは、前記電流源に直接接続されることを特徴とする請求項１記載のバイアス回路。
3. 前記第１のトランジスタ及び前記電流源間に接続される第２のインピーダンス回路を有することを特徴とする請求項１記載のバイアス回路。
4. 前記第１及び第２のトランジスタは、相互にチャネル幅Ｗとチャネル長Ｌとの比Ｋ＝Ｗ／Ｌに対するドレイン電流Ｉｄの比Ｉｄ／Ｋが異なっていることを特徴とする請求項１記載のバイアス回路。
5. 前記第１及び第２のトランジスタは、相互に、チャネル長Ｌが同じであり、チャネル幅Ｗに対するドレイン電流Ｉｄの比Ｉｄ／Ｗが異なっていることを特徴とする請求項４記載のバイアス回路。
6. 前記電流源は第３のトランジスタで構成され、
   前記制御回路は前記第３のトランジスタのゲート電圧を制御することを特徴とする請求項１記載のバイアス回路。
7. さらに、前記負荷回路に流れる電流を複製してバイアス電流を流すカレントミラー回路を有することを特徴とする請求項１記載のバイアス回路。
8. 前記第１のインピーダンス回路は、抵抗であることを特徴とする請求項１記載のバイアス回路。
9. 前記抵抗は、抵抗素子又はトランジスタで構成されることを特徴とする請求項８記載のバイアス回路。
10. 前記負荷回路は、
    前記第１のトランジスタに接続される第３のトランジスタと、
    前記第２のトランジスタに接続される第４のトランジスタとを有することを特徴とする請求項１記載のバイアス回路。
11. 前記第３及び第４のトランジスタは、カレントミラーを構成することを特徴とする請求項１０記載のバイアス回路。
12. 前記制御回路は、
    ゲートが前記負荷回路に接続される第３のトランジスタと、
    ゲート及びドレインが前記第３のトランジスタ及び前記電流源に接続される第４のトランジスタとを有することを特徴とする請求項１記載のバイアス回路。
13. 前記制御回路は、２個の入力端子が前記第１及び第２のトランジスタに接続される差動増幅器を有することを特徴とする請求項１記載のバイアス回路。
14. 前記差動増幅器の出力端子は、前記電流源に接続されることを特徴とする請求項１３記載のバイアス回路。
15. 前記負荷回路は、
    前記第１のトランジスタに接続される第１の抵抗素子と、
    前記第２のトランジスタに接続される第２の抵抗素子とを有することを特徴とする請求項１３記載のバイアス回路。
16. 前記制御回路は、
    ゲートが前記差動増幅器の出力端子に接続される第３のトランジスタと、
    ゲート及びドレインが前記第３のトランジスタ及び前記電流源に接続される第４のトランジスタとを有することを特徴とする請求項１３記載のバイアス回路。
17. さらに、前記第１のトランジスタにカスコード接続される第３のトランジスタと、
    前記第２のトランジスタにカスコード接続される第４のトランジスタとを有することを特徴とする請求項１記載のバイアス回路。
18. 前記負荷回路は、
    前記第１のトランジスタに接続される第３のトランジスタと、
    前記第２のトランジスタに接続される第４のトランジスタとを有し、
    前記制御回路は、
    ゲートが前記負荷回路に接続される第５のトランジスタと、
    ゲート及びドレインが前記第５のトランジスタ及び前記電流源に接続される第６のトランジスタとを有し、
    前記電流源は、ゲートが前記第６のトランジスタに接続される第７のトランジスタを有することを特徴とする請求項１記載のバイアス回路。
19. 前記第３及び第４のトランジスタは、カレントミラーを構成することを特徴とする請求項１８記載のバイアス回路。
20. 前記負荷回路は、
    前記第１のトランジスタに接続される第３のトランジスタと、
    前記第２のトランジスタに接続される第４のトランジスタとを有し、
    前記制御回路は、２個の入力端子が前記第１及び第２のトランジスタに接続される差動増幅器を有し、
    前記電流源は、ゲートが前記制御回路に接続される第５のトランジスタを有することを特徴とする請求項１記載のバイアス回路。

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