KR100629619B1 - 기준전류 생성회로, 바이어스 전압 생성회로 및 이들을이용한 바이어스 회로 - Google Patents

Abstract

기준전류 생성회로는 낮은 전원전압에서 소자 특성의 변화에 따라 증가하는 전류를 제거하여 전원전압의 변동에 독립적인 기준전류를 생성한다. 바이어스전압 생성회로는 전류미러의 능동 부하와 상기 전류미러 사이에 직렬로 연결한 수동 부하의 양단에 상기 기준전류를 제공하여 일정한 크기의 바이어스 전압을 생성한다. 상기 기준전류 생성회로 및 상기 바이어스전압 생성회로를 결합한 회로는 연산 증폭기에 필수적인 바이어스 회로로서 사용될 수 있다.

Description

기준전류 생성회로, 바이어스 전압 생성회로 및 이들을 이용한 바이어스 회로{REFERENCE CURRENT GENERATOR, BIAS VOLTAGE GENERATOR AND AMPLIFIER BIAS CIRCUIT USING THE SAME}

도 1은 종래 기술의 기준전류 생성회로의 회로도이다.

도 2는 일반적인 연산 증폭기의 개략적인 회로도이다.

도 3은 종래 기술에 따른 연산 증폭기 바이어스전압 생성회로의 회로도이다.

도 4는 본 발명의 실시예에 따른 기준전류 생성회로의 회로도이다.

도 5는 저전압 영역에서 동작할 경우의 트랜지스터 특성을 나타내는 그래프이다.

도 6a 및 도 6b는 도 1의 종래의 기준전류 생성회로와 도 4의 기준전류 생성회로를 시뮬레이션하여 얻은 기준전류 생성 결과이다.

도 7은 본 발명의 실시예에 바이어스전압 생성회로의 회로도이다.

도 8은 본 발명의 다른 실시예에 바이어스전압 생성회로의 회로도이다.

도 9는 본 발명의 실시예에 따른 앰프 바이어스 회로의 회로도이다.

도 10은 본 발명의 다른 실시예에 따른 앰프 바이어스 회로의 회로도이다.

* 도면의 주요부분에 대한 부호의 설명 *

400 기준전류 생성회로 401 정전류 생성부

411 셀프 바이어스드 전류원 440 스타트업부

800 바이어스전압 생성회로 810 내지 840 제1 내지 제4브랜치

본 발명은 기준전류 생성회로 및 앰프 바이어스 회로에 대한 것으로, 더욱 상세하게는 저전압에서도 일정한 기준전류를 생성하는 기준전류 생성회로 및 상기 기준전류로부터 일정한 바이어스 전압을 생성하여 연산 증폭기에 공급할 수 있는 앰프 바이어스 회로에 관한 것이다.

연산 증폭기(OP AMP, Operational Amplifier)는 아날로그 연산, 증폭 등을 수행하는 아날로그 회로에서 폭넓게 쓰인다. 아날로그 회로는 휴대용 기기 등에서도 여전히 다양하게 사용되는데, 휴대용 기기의 특성 상 제조 비용이 낮고 소비전력이 적을 필요가 있다.

최근의 연산 증폭기는 휴대용 기기의 특성에 맞게 1.2V의 저전압에서도 동작하도록 설계되고 있다. 그러나, 현재 사용되는 연산 증폭기의 바이어스 회로 등은 1.2V에서 동작 특성이 저하되기 때문에 여전히 3V의 전원으로 동작한다. 이 때문에 승압회로가 필요하게 되므로 제조비용 및 소비전력 면에서 불리하다.

대한민국 특허공개번호 제1996-0029934호 "전류 레퍼런스 회로"는 공급전원 및 온도변화에 무관하게 독립적인 정전류를 생성하는 레퍼런스 회로를 개시하고 있다. 상기 레퍼런스 회로는 온도변화에 대해 반비례하는 전류를 생성하는 제1회로부 및 온도 변화에 대해 비례하는 전류를 생성하는 제2회로부를 포함하고 있어 정전류를 생성할 수 있다. 그러나, 상기 레퍼런스 회로의 제1회로부는 구조상 저전압으로 동작시키기 어렵다. 회로 소자를 더 작게 만들면 상기한 레퍼런스 회로를 그대로 저전압전원으로 동작시킬 수 있을 것이나, 이를 위해서는 더 세밀한 공정을 개발해야 한다.

한편, 일반적으로 아날로그 회로에서 온도가 올라가면 저항이 증가하기 때문에 전체적인 동작의 안정성을 위해 기준전류도 약간 증가시켜 보상하는 것이 유용하다. 따라서 상기 제1회로부는 사용하지 않고 제2회로부만 이용하여 전류 레퍼런스 회로로 사용하는 경우가 많다.

도 1은 종래 기술을 이용한 기준전류 생성회로의 회로도이다. 도 1을 참조하면, 상기 전류 레퍼런스 회로에서 온도 변화에 비례하는 전류 특성을 보이는 제2회로부를 이용한 기준전류 생성회로이다.

상기 기준전류 생성회로는 정온도 계수 전류생성부(Positive temperature coefficient part)(11), 스타트업부(start-up part)(12) 및 전류출력부(13)로 구성된다. 상기 기준전류 생성회로는 통상의 전원전압 즉, 2.5V 내지 3.3V에서 동작할 때에는 전원전압(VDD)에 독립적인 특성을 가지며 출력전류(IOUT)는 다음과 같은 수학식으로 표현될 수 있다.

이 때, L은 MOS 트랜지스터의 게이트 길이, W는 MOS 트랜지스터의 게이트 폭, μp는 정공의 이동도, Cox는 단위 면적당 게이트 옥사이드(gate oxide) 캐패시턴스이다.

도 2는 일반적인 연산 증폭기의 개략적인 회로도이다. 특히, 도 2는 CMOS기술로 제작되는 연산 증폭기 중 가장 보편적인 폴디드 캐스코드 (folded-cascode) 연산 증폭기에 커먼모드 피드백 회로(CMFB, common-mode feedback circuit)가 부가된 형태이다. 도 2를 참조하면, 상기 폴디드 캐스코드 연산 증폭기는 차동 입출력을 가지는 차동 증폭부(21)와, 차동출력을 바이어스하기 위한 바이어스부(22)로 구성된다.

상기 바이어스부(22) 및 상기 커먼모드 피드백 회로(CMFB)에는 각각 독립적인 제1 내지 제5바이어스 전압들(Vbs1, Vbs2, Vbs3, Vbs4 및 Vbs5)이 필요하다. 따라서 이러한 바이어스 전압을 일정하게 생성해주는 회로가 별도로 요구된다. 상기 바이어스부(22) 및 상기 커먼모드 피드백 회로(CMFB)의 동작에서 특히 중요한 것은 상기 제1바이어스전압(Vbs1)과 상기 제3바이어스전압(Vbs3)간의 차이 및 상기 제2바이어스전압(Vbs2)과 상기 제3바이어스전압(Vbs3)의 차이와, 상기 제4바이어스전압(Vbs4)과 상기 제5바이어스전압(Vbs5)의 차이이다. 이 차이의 값들은 일정하게 제어되어야 하며, 변화가 심할 경우 상기 연산 증폭기는 낮은 전원전압(VDD)에서 제대로 동작하지 않는다.

도 3은 도 2의 일반적인 연산 증폭기를 위한 바이어스전압을 생성하는 바이어스전압 생성회로이다. 도 3을 참조하면, 상기 바이어스 전압 생성회로는 기본적 으로 제7PMOS트랜지스터(MP7)에 대해 미러링된 여섯 개의 전류미러로 볼 수 있다.

상기 제7PMOS트랜지스터(MP7)에는 기준전류 생성회로로부터 공급되는 기준전류가 흐른다. 제1내지 제3PMOS트랜지스터(MP1, MP2 및 MP3)는 상기 제7PMOS트랜지스터(MP7)와 직접 전류미러를 이루고 있으며, 각각의 전류의 크기는 각 트랜지스터 사이즈 비율에 따른다. 이렇게 흐른 전류들은 다이오드 결선된(diode connected) 제1 내지 제3NMOS트랜지스터(MN1, MN2 및 MN3)에 흐르며, 상기 제1 내지 제3NMOS트랜지스터의 등가임피던스에 따라 바이어스 전압들(Vbs1, Vbs2 및 Vbs3)이 생성된다. 제6PMOS트랜지스터(MP6) 및 제6NMOS트랜지스터(MN6)는 바이어스 전압의 레벨을 바꾸기 위해 삽입된 버퍼이다. 제4 및 제5NMOS트랜지스터(MN4 및 MN5)는 상기 제6NMOS트랜지스터(MN6)에 흐르는 전류를 미러링한다. 이렇게 흐르는 전류들은 각각 다이오드 결선된 상기 제4 및 제5PMOS트랜지스터(MP4 및 MP5)에 흐르며, 상기 제4 및 제5PMOS트랜지스터(MP4 및 MP5)의 등가임피던스에 따라 바이어스 전압들(Vbs4 및 Vbs5)이 생성된다.

상기 바이어스 전압 생성회로에서 바이어스 전압들은 부하로 사용되는 부하트랜지스터들(MP1, MP2, MN3, MN4 및 MN5)의 출력 임피던스 크기에 따라 제어된다. 상기 출력 임피던스는 채널 길이 변조 현상에 의해 나타나는 것이므로 각 MOS트랜지스터의 게이트 크기를 조절하면 출력 임피던스의 크기를 조절할 수 있다. 통상의 전원전압 즉, 2.5V 내지 3.3V 정도의 전원전압을 이용하는 경우 출력 임피던스의 크기는 전원전압의 크기에 상관없이 거의 일정하므로 바이어스 전압도 일정하게 얻을 수 있다.

그러나, 전원전압이 저전압, 즉 1.0V 내지 1.2V 정도로 낮을 경우에는 기준전류의 크기도 전원전압의 크기에 대해 종속될 뿐 아니라, 각 부하 트랜지스터들의 출력 임피던스 크기 자체가 전원전압의 크기에 종속된다. 따라서 바이어스 전압이 일정하게 유지되지 못하며, 결과적으로 연산 증폭기의 동작에도 악영향을 미친다.

한편, CMOS 공정에서 부하 트랜지스터들의 출력 임피던스의 크기를 정확히 제어하기 어렵기 때문에, 바이어스 전압을 정확히 공급하지 못할 수 있다.

본 발명의 목적은 저전압 전원에서 전원전압에 독립적인 정전류를 공급할 수 있는 기준전류 생성회로를 제공하는 데 있다.

본 발명의 다른 목적은 저전압 전원에서 전원전압에 독립적인 바이어스 전압을 공급할 수 있는 바이어스 전압 생성회로를 제공하는 데 있다.

본 발명의 또 다른 목적은 저전압 전원에서 전원전압에 독립적인 앰프 바이어스 회로를 제공하는 데 있다.

본 발명의 일 실시예에 따른 기준전류 생성회로는, 제2전류를 기준으로 전류 미러링하여 전원전압의 변동에 실질적으로 반비례하는 제1전류를 생성하는 제1전류미러; 상기 전원전압의 변동에 상응하여 상기 제1전류를 감소시켜 보상하는 전류보상부; 및 상기 보상된 제1전류를 기준으로 전류 미러링하여 상기 제2전류를 생성하고, 상기 제2전류를 상기 제1전류미러에 제공하는 제2전류미러를 포함한다. 상기 전류보상부는 상기 전원전압의 변동에 따른 상기 제1전류의 증가량만큼 상기 제1전 류를 감소시킨다.

상기 제1전류미러는 바디가 소스에 결합된 있는 제1 피모스(PMOS) 트랜지스터, 상기 제1 피모스 트랜지스터의 소스와 상기 전원전압의 단자 간을 결합하는 피드백저항 및 게이트와 드레인은 상기 제1 피모스 트랜지스터의 게이트와 결합되고, 소스는 상기 전원전압의 단자에 결합된 제2 피모스 트랜지스터를 포함할 수 있다. 상기 전류보상부는 게이트가 상기 제2 피모스 트랜지스터의 드레인과 결합되고, 드레인이 상기 제1 피모스 트랜지스터의 드레인과 결합하며, 소스가 상기 기준 단자에 결합된 제5 엔모스 트랜지스터를 포함할 수 있다. 상기 전원전압은 모스 트랜지스터의 포화 영역과 트라이오드 영역의 경계 영역일 수 있다. 상기 기준전류 생성회로는 전원전압을 인가한 직후에 상기 제1전류미러 및 제2전류미러를 동작시키는 스타트업부 및 상기 출력전류를 전류 미러링하여 외부에 기준전류로 출력하는 제3전류미러를 더 포함할 수 있다.

본 발명의 일 실시예에 따르는 기준전류 생성회로는, 전원전압의 변동에 반비례하여 변하는 제1전류를 생성하는 셀프 바이어스드(self-biased) 전류원을 가지는 전류생성부 및 상기 전원전압의 변동에 상응하여 상기 제1전류를 감소시켜 보상하는 전류보상부를 포함한다. 상기 전류보상부는 상기 전원전압의 변동에 따른 상기 제1전류의 증가량만큼 상기 제1전류를 감소시킨다.

본 발명의 일 실시예에 따르는 바이어스전압 생성회로는, 기준전류를 제공받는 입력트랜지스터; 및 a)제1부하, b)상기 제1부하에 직렬 연결된 제2부하 및 c)상기 제2부하에 직렬 연결되고 상기 입력트랜지스터와 전류 미러를 이루며 상기 기준 전류에 종속적인 미러링 전류를 상기 제1부하 및 제2부하에 제공하는 미러링 트랜지스터를 포함하되, 상기 제2부하와 상기 미러링 트랜지스터의 접속점의 전압 및 상기 제1부하와 상기 제2부하의 접속점의 전압을 각각 바이어스 전압으로 출력하는 것을 특징으로 하는 적어도 하나의 바이어스 브랜치를 포함한다.

상기 바이어스 브랜치는 적어도 두 개이고, 상기 바이어스전압 생성회로는 상기 바이어스 브랜치 중 어느 두 바이어스 브랜치 사이에서 상기 기준전류의 크기를 전류 미러링하여 전달하는 버퍼를 더 포함할 수도 있다.

본 발명의 일 실시예에 따르는 바이어스전압 생성회로는, 기준전류를 제공받는 입력트랜지스터; 상기 입력트랜지스터와 전류 미러를 이루는 제1미러링 트랜지스터에서 상기 기준전류에 대해 종속적인 제1미러링 전류를 제1수동 부하 및 상기 제1수동 부하에 직렬 연결된 제1능동 부하에 제공하고, 상기 제1수동 부하와 상기 제1 능동 부하의 접속점의 전압을 제1바이어스전압으로 출력하는 제1브랜치; 상기 입력트랜지스터와 전류 미러를 이루는 제2미러링 트랜지스터에서 상기 기준전류에 대해 종속적인 제2미러링 전류를 제2수동 부하 및 상기 제2수동 부하에 직렬 연결된 제2능동 부하에 제공하고, 상기 제2수동 부하와 상기 제2능동 부하의 접속점의 전압을 제2바이어스전압으로 출력하며, 상기 제2수동 부하와 상기 제2미러링 트랜지스터의 접속점의 전압을 제3바이어스 전압으로 출력하는 제2브랜치; 상기 입력트랜지스터와 전류 미러를 이루어 상기 기준전류에 대해 종속적인 제3미러링 전류를 제2수동 부하 및 상기 제2수동 부하에 직렬 연결된 제2능동 부하에 제공하는 제3미러링 트랜지스터를 포함하는 제3브랜치; 및 상기 제3능동 부하와 전류 미러를 이루 는 제4미러링 트랜지스터에서 상기 제3미러링 전류에 대해 종속적인 제4미러링 전류를 제4수동 부하 및 상기 제4수동 부하에 직렬 연결된 제4능동 부하에 제공하고, 상기 제4수동 부하와 상기 제4미러링 트랜지스터의 접속점의 전압을 제4바이어스 전압으로 출력하며, 상기 제4수동 부하와 상기 제4능동 부하의 접속점의 전압을 제5바이어스전압으로 출력하는 제4브랜치를 포함한다.

본 발명의 일 실시예에 따르는 바이어스 회로는, a)제2전류를 기준으로 전류 미러링하여 전원전압의 변동에 실질적으로 반비례하는 제1전류를 생성하는 제1전류미러, b)상기 전원전압의 변동에 상응하여 상기 제1전류를 감소시켜 보상하는 전류보상부, c)상기 보상된 제1전류를 기준으로 전류 미러링하여 상기 제2전류를 생성하고, 상기 제2전류를 상기 제1전류미러에 제공하는 제2전류미러, 및 d)상기 보상된 제1전류를 전류 미러링하여 기준전류로 출력하는 전류출력부를 가지는 기준전류 생성회로; 및 a)상기 기준전류를 제공받는 입력트랜지스터, b)상기 입력트랜지스터와 전류 미러를 이루는 제1미러링 트랜지스터에서 상기 기준전류에 대해 종속적인 제1미러링 전류를 직렬 연결된 제1수동 부하 및 제1능동 부하에 제공하고, 상기 제1수동 부하와 상기 제1 능동 부하의 접속점의 전압을 제1바이어스전압으로 출력하는 제1브랜치, c)상기 입력트랜지스터와 전류 미러를 이루는 제2미러링 트랜지스터에서 상기 기준전류에 대해 종속적인 제2미러링 전류를 제2수동 부하 및 상기 제2수동 부하에 직렬 연결된 제2능동 부하에 제공하고, 상기 제2수동 부하와 상기 제2능동 부하의 접속점의 전압을 제2바이어스전압으로 출력하며, 상기 제2수동 부하와 상기 제2미러링 트랜지스터의 접속점의 전압을 제3바이어스 전압으로 출력하는 제2 브랜치, d)상기 입력트랜지스터와 전류 미러를 이루어 상기 기준전류에 대해 종속적인 제3미러링 전류를 직렬 연결된 제3 수동 부하 및 제3능동 부하에 제공하는 제3미러링 트랜지스터를 포함하는 제3브랜치 및 e)상기 제3능동 부하와 전류 미러를 이루는 제4미러링 트랜지스터에서 상기 제3미러링 전류에 대해 종속적인 제4미러링 전류를 상기 제4 수동 부하 및 제4능동 부하에 제공하고, 상기 제4수동 부하와 상기 제4미러링 트랜지스터의 접속점의 전압을 제4바이어스 전압으로 출력하며, 상기 제4수동 부하와 상기 제4능동 부하의 접속점의 전압을 제5바이어스전압으로 출력하는 제4브랜치를 가지는 바이어스전압 생성회로를 포함한다.

본 발명의 다른 측면의 일 실시예에 따르는 바이어스 회로는, 전류생성부, 전류보상부 및 전류출력부를 가지는 기준전류 생성회로; 및 입력트랜지스터와 적어도 하나의 브랜치를 가지는 바이어스전압 생성회로를 포함한다. 이때, 상기 브랜치는 a)제1부하, b)상기 제1부하에 직렬 연결된 제2부하 및 c)상기 제2부하에 직렬 연결되고 상기 입력트랜지스터와 전류 미러를 이루며 상기 기준전류에 종속적인 미러링 전류를 상기 제1부하 및 제2부하에 제공하는 미러링 트랜지스터를 포함하되, 상기 제2부하와 상기 미러링 트랜지스터의 접속점의 전압 및 상기 제1부하와 상기 제2부하의 접속점의 전압을 각각 바이어스 전압으로 출력한다.

본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르 게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 4는 본 발명의 실시예에 따른 기준전류 생성회로의 회로도이다. 도 4를 참조하면, 상기 기준전류 생성회로는 정전류생성부(401)를 포함하고, 실시예에 따라, 전원이 공급된 직후 상기 정전류생성부(401)를 안정적으로 동작시키기 위한 스타트업부(440) 또는 생성된 정전류를 기준전류로 출력하는 전류출력부(450)를 포함한다.

전원(VDD)이 공급된 직후에는 회로의 초기상태가 어떻게 설정될지 불확실하다. 만약 제1노드(N1)의 전위가 낮고 동시에 제2노드(N2)의 전위가 높으면 상기 정 전류생성부(401)는 동작하지 않는다. 따라서, 위와 같은 경우가 발생했을 때에, 상기 제1노드(N1)의 전위를 높이고 동시에 상기 제2노드(N2)의 전위는 낮추는 회로가 필요하다. 한편, 상기 제1 및 제2노드의 전위가 위와 달리 설정된 경우에는 상기 정전류생성부(401)의 동작에 영향을 미치지 않아야 한다.

상기 스타트업부(440)의 동작은 다음과 같다. 전원(VDD)이 공급된 직후에 제3PMOS트랜지스터(441)는 게이트가 기준전위(VSS)에 연결되어 있기 때문에 턴온된다. 여기서, 기준전위(VSS)는 그라운드레벨 또는 음의 전위 레벨을 가질 수 있다.상기 제3PMOS트랜지스터(441)의 드레인의 전위는 전원전위(VDD)가 되고, 제8NMOS트랜지스터(442)가 턴온된다. 상기 제8NMOS트랜지스터(442)는 높은 출력저항을 갖도록 설계된다. 턴온된 상기 제8NMOS트랜지스터(442)에 의해 상기 제1 및 제2노드(N1 및 N2)의 전위가 서로 같아진다. 상기 제1노드(N1)의 전위가 높아지기 때문에 상기 제1노드(N1)에 게이트가 연결되어 있는 NMOS 트랜지스터들(412, 422, 443 및 451)은 모두 턴온될 수 있다. 제7NMOS트랜지스터(443)가 턴온되면 상기 제3PMOS트랜지스터(441)와 상기 제7NMOS트랜지스터(443)간에 전압이 분배된다. 이때, 상기 전압 분배에 의해 제3점점(N3)의 전위가 상기 제8NMOS트랜지스터(442)를 턴오프할만큼 낮도록 상기 제3PMOS트랜지스터(441)는 높은 출력저항을 가진다. 같은 전위를 가지던 상기 제1 및 제2노드(N1 및 N2)는 상기 제8NMOS트랜지스터(442)가 턴오프되었으므로 서로 다른 전위를 갖게 된다. 이런 동작을 통해 상기 스타트업부(440)는 전원 공급 직후 상기 제2노드(N2)의 전위를 적절하게 조절하고, 그 후에는 더 이상 상기 정전류생성부(401)의 동작에 영향을 미치지 않는다. 상기 제3PMOS트랜지스터(441) 의 출력저항을 높게 설정하면 상기 스타트업부(440)에 흐르는 전류로 인한 전력소모는 미미하다.

상기 정전류생성부(401)는 일 실시예에서 제1전류미러(410), 제2전류미러(420) 및 전류보상부(430)를 포함한다. 설명의 편의를 위해 상기 전류보상부(430)가 없다고 가정하고 설명하면, 상기 제1전류미러(410)와 상기 제2전류미러(420)는 각자 상대방에 대해 전류미러로 동작하는데 필요한 기준전류(reference current)를 공급하도록 제1노드(N1)와 제2노드(N2)에서 서로 연결되어 있다. 다시 말해, 상기 제1전류미러(410)는 상기 제2전류미러(420)에서 출력되어 제2전류(I2)를 기준으로 하여 전류 미러링하여 제1전류를 상기 제2전류미러(420)로 출력한다. 상기 제2전류미러(420)는 상기 제1전류미러(410)에서 출력된 상기 제1전류를 기준으로 전류 미러링하여 상기 제2전류를 상기 제1전류미러(410)로 출력한다. 특히, 상기 제1전류미러(410)는 셀프 바이어스드 전류원(self biased current source)(411)을 포함하여, 상기 제2전류미러(420)에서 출력되는 전류에 변동이 생기더라도 상기 제1전류미러(410)에서는 상기 변동의 영향이 줄어든 전류가 흐르도록 할 수 있다.

한편, 위의 정전류생성부(401) 회로에 상기 전류보상부(430)를 고려하면, 상기 전류보상부(430)는 상기 제1전류(I1)의 일부를 보상전류(I3)로써 보상한다. 따라서, 상기 제2전류미러(420)는 상기 제1전류미러(410)에서 출력되는 제1전류(I1)보다 보상전류(I3)만큼 보상된 전류를 기준으로 전류 미러링한다.

상기 제1전류미러(410)는 실시예에 따라서 제1 및 제2PMOS트랜지스터(412 및 414)와 피드백저항(413)을 포함한다. 상기 제1PMOS트랜지스터(412)의 게이트는 상 기 제2PMOS트랜지스터(414)의 게이트와 연결되어 있고, 소스는 상기 피드백저항(413)의 일단과 연결되어 있다. 상기 제2PMOS트랜지스터(414)는 게이트와 드레인이 서로 연결되어 있고 소스는 전원전압(VDD)에 연결된다. 상기 피드백저항(413)의 타단은 전원전압(VDD)에 연결되어 있다. 특히, 상기 제1PMOS트랜지스터(411)의 바디(body)는 엔웰(n-well) 공정에 의해 소스에 직접 연결된다.

상기 제2전류미러(420)는 실시예에 따라 제3 및 제4NMOS트랜지스터(421 및 422)를 포함할 수 있다. 상기 제3NMOS트랜지스터(421)는 게이트와 드레인이 서로 연결되고, 소스는 기준전위(VSS)에 연결되며, 드레인은 상기 제1전류미러(410)의 제1PMOS트랜지스터(412)의 드레인과 연결된다. 상기 제4NMOMS트랜지스터(422)는 게이트가 상기 제3NMOS트랜지스터(421)의 게이트와 연결되고, 소스는 기준전위(VSS)에 연결되며, 드레인은 상기 제1전류미러(410)의 제2PMOS트랜지스터(414)의 드레인과 연결된다.

상기 제2전류미러(420)는 실질적으로 상기 제1전류미러(410)를 위한 전류원역할을 할 뿐이다. 따라서, 상기 정전류 생성부(401)는 셀프 바이어스드 전류원(411)에 의해 전류를 생성하는 회로이다.

상기 전류보상부(430)는 실시예에 따라 제5NMOS트랜지스터(431)를 포함한다. 상기 제5NMOS트랜지스터(431)는 게이트가 상기 제2노드(N2)에 연결되고, 드레인은 상기 제1노드(N1)에 연결되며 소스는 기준전위(VSS)와 연결된다.

상기 전류출력부(450)는 제6NMOS트랜지스터(451)를 포함하고, 상기 제6NMOS트랜지스터(451)는 상기 제3NMOS트랜지스터(421)와 전류 미러링을 하여 외부에 생 성된 기준전류를 공급한다.

통상의 전원전압(VDD) 범위에서 상기 정전류생성부(401)의 동작은 다음과 같다. 상기 스타트업부(440)에 의해 노드(N1)의 전위가 적절하게 설정되면, 각 트랜지스터들의 게이트-소스 전압에 따라 전류가 흐르기 시작한다. 이때, 상기 제1PMOS트랜지스터(412)는 자체적으로 바이어스된(self-biased) 상태이다. 만약 상기 제1PMOS트랜지스터(412)에 흐르는 전류가 증가하면 상기 피드백저항(413)에 걸리는 전압이 커지고 상기 제1PMOS트랜지스터(412)의 게이트-소스 전압은 낮아진다. 따라서 상기 제1PMOS트랜지스터(412)에 흐르는 전류는 줄어든다. 만약 상기 제1PMOS트랜지스터(412)에 흐르는 전류가 감소하면 상기 피드백저항(413)에 걸리는 전압이 낮아지고 상기 제1PMOS트랜지스터(412)의 게이트-소스 전압은 높아진다. 따라서 상기 제1PMOS트랜지스터(412)에 흐르는 전류는 늘어난다. 이러한 동작을 통해 상기 제1MOS트랜지스터(412)는 상기 제2전류미러(420)에 대해 정전류원 역할을 하며 동시에 전체 정전류생성부의 각 전류성분들을 일정하게 만든다. 이러한 특징에 따라 상기 제1PMOS트랜지스터(412)와 피드백저항(413)을 묶어서 셀프 바이어스드 전류원(self-biased current source)(411)이라고 부를 수 있다.

그러나, 공급되는 전원(VDD)의 전위가 낮을 때에 상기 정전류 생성부 내 트랜지스터들의 동작은 다음과 같은 문제점이 있다.

도 5는 저전압 영역에서 동작할 경우 모스 트랜지스터의 드레인 전압-전류 특성을 나타내는 그래프이다. 채널 길이 변조 현상에 의해 모스 트랜지스터는 소정의 출력저항을 갖는다. 도 5를 참조하면, 상기 출력저항은 드레인 전압-전류 그래 프의 기울기(gradient)로 표현될 수 있다. 통상의 모스 트랜지스터가 포화영역에서 동작하는 전원전압 범위, 예를 들어 상기 그래프의 2.5V에서 3.3V의 범위에서는 전 범위에 걸쳐 그래프의 기울기(51 및 52), 즉 출력저항이 거의 일정하며, 전원전압에 변동이 있더라도 회로의 특성은 유지될 수 있다. 그러나, 모스 트랜지스터가 포화 모드(saturation)와 트라이오드 모드(triode)의 경계에서 동작하는 낮은 전원전압 범위, 예를 들어 상기 그래프의 1.0V 내지 1.2V의 범위에서는 기울기(53 및 54) 즉, 출력저항이 전원전압에 따라 크게 변하며, 전원전압의 변동에 따라 흐르는 드레인 전류도 크게 변한다.

상기 도 4의 회로에서 상기 전류보상부(430)를 제외한 기준전압 생성회로(400)가 1.0V 내지 1.2V의 낮은 전압에서 동작하는 경우, 출력전류(IOUT)는 전원전압에 의존적인 특성을 가지게 되며 다음과 같은 수학식 2로 표현될 수 있다.

이 때, Ro,mp1은 채널 길이 변조에 의해 나타나는 출력저항이다. 상기 출력저항 Ro,mp1은 통상의 전원전압을 인가했을 때에는 크기가 매우 크기 때문에 출력전류에 대해 영향을 미치지 않는다. 전원전압이 낮아질 때는 상기 출력저항의 크기가 변하고, 그 결과 출력전류의 크기에 영향을 미치게 되는 것이다. 전원전압(VDD)가 작아질 때에, 상기 출력저항은 더 빠르게 작아지므로 결과적으로 출력전류(IOUT)는 늘어나게 된다. 따라서, 저전압에서 동작시킬 경우 출력전류(즉, 기준전 류)(IOUT)에서 전원전압(VDD)의 크기에 종속적인 항을 제거할 필요가 있다.

상기 제5NMOS트랜지스터(431)를 포함한 경우의 출력전류(IOUT)는 다음과 같은 수학식 3으로 표현할 수 있다.

이때, VGS,MP2는 상기 제2PMOS트랜지스터(414)의 게이트-소스간 전압이며, VTH,MN5는 상기 제5NMOS트랜지스터(431)의 문턱(threshold)전압이다. 수학식 3에서 알 수 있듯이 낮아진 전원전위(VDD)의 변동 때문에 생긴 전류 증가항은 상기 전류보상부(430) 내 제5NMOS트랜지스터(431)의 추가에 따른 전류 감소항에 의해 상쇄된다. 상기 전류 감소항도 전원전위(VDD)에 종속적이므로, 상기 전류 증가항과 전류 감소항의 크기는 전원전위(VDD)의 변동에 따라 비슷한 정도로 변동한다.

따라서, 상기 정전류생성부(401)는 통상의 경우보다 낮은 전원전압에서도 전원전압의 변동에 독립적인 정전류를 생성할 수 있다. 이렇게 생성된 정전류는 상기 제6NMOS트랜지스터(451)에 의해 외부에 기준전류로서 공급된다.

상기 기준전류 생성회로는 낮은 전원전압을 이용하는 어플리케이션으로서 전원전압의 변동에 독립적인 기준전류가 필요한 회로라면 어떤 어플리케이션에도 적용될 수 있다.

도 6a 및 도 6b는 도 1의 종래의 기준전류 생성회로와 도 4의 기준전류 생성 회로를 시뮬레이션하여 얻은 기준전류 생성 결과이다.

본 시뮬레이션에서 각 트랜지스터의 치수(dimension, W/L)는 모두 동일하고 피드백저항(413)의 크기는 2.4㏀이며, 전원전압(VDD)은 0.8V에서 1.5V까지 변화시켰다. 본 시물레이션에서는 다섯 가지의 CMOS 공정조건 즉, NN, FF, SS, FS, SF(각각 N은 normal, S는 slow, F는 fast이며, 앞 문자는 NMOS, 뒤 문자는 PMOS의 공정조건이다)에서 각각 시뮬레이션하였다. 가로축과 세로축은 각각 선형 스케일이다.

도 6a를 참조하면, 종래의 기준전류 생성회로에서는 0.8V 내지 1.5V의 저전원전압 상태에서 기준전류의 증가가 확연하며, 그 차이가 86㎂에서 108㎂에 이를 정도로 크다. 본 발명의 일실시예에 따른 기준전류 생성회로에서는 그 차이가 92㎂에서 102㎂로 크게 줄었다. 특히 통상 저전압전원으로 사용되는 1.0V 내지 1.2V부근에서는, 종래의 기준전류 생성회로가 생성하는 기준전류는 전원전압에 실질적으로 반비례하는 경향을 보이나, 본 발명의 일 실시예에 따른 기준전류 생성회로가 생성하는 기준전류는 크기가 거의 일정하다.

전원전압의 크기가 1.0V보다 낮아지면, 모스 트랜지스터들이 더 이상 포화 모드로 동작하지 않기 때문에 상기 수학식들이 적용되지 않으며, 따라서 기준전류도 더 이상 일정하게 생성되지 않는다.

도 7은 본 발명의 실시예에 바이어스전압 생성회로의 회로도이다.

도 7을 참조하면, 바이어스전압 생성회로(700)는 제1 및 제2PMOS바이어스전압(VBSP1 및 VBSP2)을 생성하는 제1브랜치(710), 제2브랜치(720), 제1 및 제2NMOS바이어스전압(VBSN1 및 VBSN2)을 생성하는 제3브랜치(730) 및 전류입력부(740)를 포함한다.

상기 제1브랜치(710)는 도 7의 제1 및 제2브랜치(710 및 720)와 동일한 구조를 가지고 있다. 즉, 상기 제1브랜치(710)는 외부에서 기준전류(IREF)를 입력받는 상기 전류입력부(740)의 PMOS트랜지스터(741)에 대해 각각 전류 미러를 구성하는 PMOS트랜지스터들(711)을 포함한다. 상기 PMOS 미러 트랜지스터들(711)은 상기 기준전류에 종속적인 미러링 전류를 생성하며, 상기 PMOS트랜지스터(741)와 동일한 치수로 만들어지는 경우에는 상기 기준전류와 같은 크기의 미러링 전류를 생성한다. 상기 제1브랜치(710)는 각각 능동 부하(active load)로 사용되는 다이오드 결선된 부하 트랜지스터들(713)과, 바이어스 전압의 레벨을 결정하는 수동 부하(passive load)인 바이어스저항들(712)을 포함한다. 제1브랜치(710)에서, 전류 미러를 이루는 미러 트랜지스터, 바이어스 저항 및 부하 트랜지스터는 각각 직렬 연결되어 있다. 상기 제2 및 제3브랜치(720 및 730)도 상기 제1브랜치(710)와 실질적으로 동일한 구조를 가진다.

상기 제1브랜치(710)는 상기 PMOS트랜지스터(741)와 전류 미러를 이루어 미러링 전류를 생성한다. 상기 미러 트랜지스터(711)와 상기 바이어스저항(712)의 접속점의 전압은 실질적으로 전원전압(VDD)에서 상기 미러 트랜지스터(711)에 걸리는 전압을 뺀 레벨로서 일정하게 유지된다. 이때, 상기 미러 트랜지스터(711)에 걸리는 전압은 비교적 작기 때문에, 상기 미러 트랜지스터(711)와 상기 바이어스저항(712)의 접속점의 전압은 실질적으로 전원전압(VDD)에 가까워 NMOS 트랜지스터를 구동하는데 유리하다. 상기 바이어스저항(712)과 상기 부하 트랜지스터(713)의 접 속점의 전압은 상기 미러 트랜지스터(711)와 상기 바이어스저항(712)의 접속점의 전압에다 상기 바이어스저항(712)에 걸리는 전압을 뺀 레벨이며, 일정하게 유지되므로 마찬가지로 NMOS 트랜지스터를 안정적으로 구동하는데 유리하다. 따라서, 상기 미러 트랜지스터(711)와 상기 바이어스저항(712)의 접속점의 전압은 제1NMOS바이어스전압(VBSN1)으로 이용되고, 상기 바이어스저항(712)과 상기 부하 트랜지스터(713)의 접속점의 전압은 제2NMOS바이어스전압(VBSN2)으로 이용될 수 있다.

상기 제3브랜치(730)는 NMOS트랜지스터(721)와 전류 미러를 이루어 미러링 전류를 생성한다. 미러 트랜지스터(731)와 상기 바이어스저항(732)의 접속점의 전압은 실질적으로 기준전압(VSS)에서 상기 미러 트랜지스터(731)에 걸리는 전압을 더한 레벨로서 일정하게 유지된다. 이때, 상기 미러 트랜지스터(731)에 걸리는 전압은 비교적 작기 때문에, 상기 부하 트랜지스터(733)와 상기 바이어스저항(732)의 접속점의 전압은 실질적으로 기준전압(VSS)에 가까워 PMOS 트랜지스터를 안정적으로 구동할 수 있다. 상기 바이어스저항(732)과 상기 부하 트랜지스터(733)의 접속점의 전압은 상기 미러 트랜지스터(731)와 상기 바이어스저항(732)의 접속점의 전압에다 상기 바이어스저항(732)에 걸리는 전압을 더한 레벨이며, 일정하게 유지되므로 PMOS 트랜지스터를 안정적으로 구동하는데 유리하다. 따라서, 상기 바이어스저항(732)과 상기 부하 트랜지스터(733)의 접속점의 전압은 제1PMOS바이어스전압(VBSP1)으로 이용되고, 상기 미러 트랜지스터(731)와 상기 바이어스저항(732)의 접속점의 전압은 제2PMOS바이어스전압(VBSP2)으로 이용될 수 있다.

상기 제2브랜치(720)는 NMOS 트랜지스터를 바이어스하기 위한 상기 제1브랜 치(710)와 PMOS 트랜지스터를 바이어스하기 위한 제2브랜치(730) 사이에서 상기 기준전류를 전달하기 위해 삽입되는 버퍼이다.

도 8은 본 발명의 다른 실시예에 따른 바이어스전압 생성회로의 회로도이다.

도 8을 참조하면, 바이어스전압 생성회로(800)는 제1바이어스전압(VBS1)을 생성하는 제1브랜치(810), 제2 및 제3바이어스전압(VBS2 및 VBS3)을 생성하는 제2브랜치(820), 제3브랜치(830), 제4 및 제5바이어스전압(VBS4 및 VBS5)을 생성하는 제4브랜치(840) 및 전류입력부(850)를 포함한다.

상기 제1 내지 제3브랜치(810, 820 및 830)는 외부에서 기준전류(IREF)를 입력받는 상기 전류입력부(850)의 PMOS트랜지스터(851)에 대해 각각 전류 미러를 구성하는 PMOS트랜지스터들(811, 821 및 831)을 포함한다. 상기 PMOS트랜지스터들(811, 821 및 831)은 상기 기준전류에 종속적인 미러링 전류를 생성하며, 상기 PMOS트랜지스터(851)와 동일한 치수로 만들어지는 경우에는 상기 기준전류와 같은 크기의 미러링 전류를 생성한다. 상기 제1 내지 제4브랜치(810, 820, 830 및 840)는 각각 능동 부하(active load)로 사용되는 다이오드 결선된 부하 트랜지스터들(813, 823, 833 및 843)과, 바이어스 전압의 레벨을 결정하는 수동 부하(passive load)인 바이어스저항들(812, 822, 832 및 842)을 포함한다. 각 브랜치(810, 820, 830 및 840)에서, 전류 미러를 이루는 트랜지스터, 바이어스 저항 및 부하 트랜지스터는 각각 직렬 연결되어 있다.

상기 제1브랜치(810)는 상기 PMOS트랜지스터(851)와 전류 미러를 이루어 미러링 전류를 생성한다. 상기 미러 트랜지스터(811)와 상기 바이어스저항(812)의 접 속점의 전압은 실질적으로 전원전압(VDD)에서 상기 미러트랜지스터(811)과 상기 바이어스저항(812)에 걸리는 전압을 뺀 레벨을 일정하게 유지한다. 따라서, PMOS 트랜지스터를 안정적으로 구동할 수 있는 제1바이어스전압(VBS1)으로 이용할 수 있다. 상기 제2브랜치(820)도 상기 PMOS트랜지스터(851)와 전류 미러를 이루어 기준전류와 같은 양의 미러링 전류를 생성한다. 상기 제3바이어스전압(VBS3)은 전원전압(VDD)과 실질적으로 같은 크기이며, 상기 제2바이어스전압(VBS2)은 상기 제3바이어스전압(VBS3)에서 상기 바이어스저항(822)에 걸리는 전압을 뺀 값을 가진다. 상기 제4브랜치(840)는 상기 제3브랜치(830)의 NMOS트랜지스터(833)와 전류 미러를 이루어 기준전류(IREF)와 같은 양의 미러링 전류가 흐른다. 그 결과 상기 제4바이어스전압(VBS4)은 실질적으로 기준전위(VSS)와 같은 크기이고, 상기 제5바이어스전압(VBS5)은 상기 제4바이어스전압(VBS5)에 상기 바이어스저항(842)에 걸리는 전압을 더한 값을 가진다. 상기 제4 및 제5바이어스전압(VBS4 및 VBS5)은 도 2의 연산 증폭기에서 알 수 있듯이 PMOS트랜지스터들을 위한 바이어스전압이므로 PMOS트랜지스터를 턴온시킬 수 있을 정도로 낮다. 따라서 버퍼역할을 하는 상기 제3브랜치(830)를 중간에 삽입한다.

종래의 바이어스 전압 생성 회로에서는 부하 트랜지스터의 사이즈에 따라 바이어스 전압을 생성하나, 본 발명의 실시예에서는 바이어스 저항 양단에 걸리는 전압에 기초하여 바이어스 전압을 생성한다. 통상적인 연산 증폭기에서는 제1 및 제2바이어스전압의 차, 제3 및 제4바이어스전압의 차, 그리고 제3 및 제5바이어스전압의 차가 중요한데, 본 발명의 실시예는 바이어스저항의 양단에 걸리는 전압이 곧 각 바이어스전압의 차이므로 더 정확하게 바이어스전압을 제공할 수 있다.

상기 바이어스 회로는 낮은 전원전압을 이용하는 회로로서 전원전압의 변동에 독립적인 정전압 바이어스가 필요한 회로라면 어떤 응용 회로에도 적용될 수 있다.

도 9는 본 발명의 실시예에 따른 앰프 바이어스 회로의 회로도이다. 도 9의 회로는 도 4의 기준전류 생성회로(400)와 도 8의 바이어스전압 생성회로(800)를 결합하여 연산 증폭기에 바이어스 전압을 제공하는 바이어스 회로이다. 상기 기준전류 생성회로는 상기하였듯이 전원전압에 대해 독립적이고 온도에 대해 약간의 양(positive)의 종속성을 갖는 기준전류를 생성하여 상기 바이어스 생성회로에 제공한다. 상기 바이어스 생성회로에서는 상기하였듯이 기준전류에 따라 각각의 전원전압에 대해 독립적인 바이어스 전압을 생성하여 앰프에 제공한다.

종래의 앰프 바이어스 회로에서 바이어스 전압 차는 다음의 수학식 4와 같이 전류의 제곱근 값과 채널 길이 변조에 따른 영향을 더한 값에 대해 실질적인 비례관계를 갖는다.

여기서 α는 채널 길이 변조에 따른 영향을 모두 포함한 값이다. 도 5에서 볼 수 있듯이, 통상의 전원전압 범위에서는 α는 거의 무시할 수 있으나, 전원전압이 낮아지면 채널 길이 변조에 따른 영향은 점점 더 커진다. 따라서, 종래의 앰프 바이어스 회로에서 기준전류가 전원전압에 종속적인데다 별도로 채널 길이 변조의 영향이 더 있으므로, 바이어스 전압의 차는 전원전압의 변화에 매우 민감하게 된다.

이에 반하여, 본 발명의 일 실시예에 따른 앰프 바이어스 회로에서 바이어스 전압 차는 다음 수학식 5와 같이 기준전류에 대해 실질적인 비례관계를 갖는다. 이때, 회로 내의 모든 저항은 크기가 같다고 가정한다.

여기서, R842는 도 8의 수동부하(842)의 저항 값이고, R413은 도 4의 피드백 저항(413)의 저항 값이다.

수학식 5를 참조하면, 바이어스 전압 차(VBS5-VBS4)는 기준전류(IREF)과 상기 수동 부하(842)의 저항 값을 곱한 값이고, 상기 기준전류(IREF)는 도 4의 출력전류(IOUT)이므로 그 값이 상기 피드백저항(413)의 저항 값의 제곱에 반비례한다. 만약 상기 수동 부하(842)와 상기 피드백 저항(413)의 값이 같거나 또는 비례한다면, 상기 바이어스 전압 차는 상기 기준전류(IREF)의 제곱근에 비례한다. 즉, 기준전류가 일정하게 공급된다면 바이어스 전압의 차도 일정하다. 따라서, 본 발명의 실시예들에 따르는 기준전류 생성회로와 바이어스전압 생성회로를 포함하는 앰프 바이어스 회로는, 종래의 바이어스 회로에서는 일정하게 바이어스 전압을 공급할 수 없는 낮은 전원전압에서도 앰프의 바이어스 전압을 일정하게 공급할 수 있다.

상기 바이어스 회로는 낮은 전원전압을 이용하는 회로로서 전원전압의 변동에 독립적인 정전압 바이어스가 필요한 회로라면 어떤 응용 회로에도 적용될 수 있다.

도 10은 본 발명의 다른 실시예에 따른 바이어스 회로의 회로도이다. 도 10의 회로는 도 4의 기준전류 생성회로(400)와 도 7의 바이어스전압 생성회로(700)를 결합한 바이어스 회로이다. 동작의 설명은 상술한 바와 유사하므로 생략한다. 상기 바이어스 회로는 낮은 전원전압을 이용하는 회로로서 전원전압의 변동에 독립적인 정전압 바이어스가 필요한 회로라면 어떤 응용 회로에도 적용될 수 있다.

본 발명의 실시예에 따른 기준전류 생성회로는 새로운 공정을 개발하지 않고도 낮은 전원전압에서 일정한 기준전류를 생성할 수 있다. 또, 본 발명의 다른 실시예에 따른 바이어스전압 생성회로는 비슷한 면적을 가지고, 기존의 공정으로 낮은 전원전압에서 일정한 바이어스 전압을 공급할 수 있다. 또, 트랜지스터의 사이즈가 아닌 저항의 크기를 이용하여 바이어스 전압차를 결정하므로 더 정밀하게 바이어스 전압 차를 유지할 수 있다.

본 발명의 실시예들에 따른 기준전류 생성회로와 바이어스전압 생성회로를 포함하는 앰프 바이어스 회로는 낮은 전원전압에서도 앰프의 바이어스 전압을 일정하게 공급할 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (30)

1. 제2전류를 기준으로 전류 미러링하여 전원전압의 변동에 실질적으로 반비례하는 제1전류를 생성하는 제1전류미러;

   상기 전원전압의 변동에 상응하여 상기 제1전류를 감소시켜 보상하는 전류보상부; 및

   상기 보상된 제1전류를 기준으로 전류 미러링하여 상기 제2전류를 생성하고, 상기 제2전류를 상기 제1전류미러에 제공하는 제2전류미러를 포함하는 것을 특징으로 하는 기준전류 생성회로.
2. 제1항에 있어서, 상기 전류보상부는 상기 전원전압의 변동에 따른 상기 제1전류의 증가량만큼 상기 제1전류를 감소시키는 것을 특징으로 하는 기준전류 생성회로.
3. 제2항에 있어서, 상기 제1전류미러는

   바디가 소스에 결합된 제1 피모스(PMOS) 트랜지스터;

   상기 제1 피모스 트랜지스터의 소스와 상기 전원전압의 단자 간에 결합된 피드백저항; 및

   게이트와 드레인은 상기 제1 피모스 트랜지스터의 게이트와 접속되고, 소스는 상기 전원전압의 단자에 결합된 제2 피모스 트랜지스터를 포함하는 것을 특징으 로 하는 기준전류 생성회로.
4. 제3항에 있어서, 상기 제2전류미러는

   게이트와 드레인은 상기 제1피모스 트랜지스터의 드레인과 결합되고, 소스는 기준단자에 결합된 제3 엔모스 트랜지스터; 및

   게이트는 상기 제3 엔모스 트랜지스터의 게이트와 결합되고, 드레인은 상기 제2 피모스 트랜지스터의 드레인에 결합되며, 소스는 상기 기준 단자에 결합된 제4 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 기준전류 생성회로.
5. 제4항에 있어서, 상기 전류보상부는, 게이트가 상기 제2 피모스 트랜지스터의 드레인과 결합되고, 드레인이 상기 제1 피모스 트랜지스터의 드레인과 결합하며, 소스가 상기 기준 단자에 결합하는 제5 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 기준전류 생성회로.
6. 제5항에 있어서, 상기 전원전압은 모스 트랜지스터의 포화 영역과 트라이오드 영역의 경계 영역인 것을 특징으로 하는 기준전류 생성회로.
7. 제1항에 있어서, 상기 기준전류 생성회로는

   전원전압을 인가한 직후에 상기 제1전류미러 및 제2전류미러를 동작시키는 스타트업부 및 상기 보상된 제1전류를 전류 미러링하여 외부에 기준전류로 출력하 는 전류출력부를 더 포함하는 것을 특징으로 하는 기준전류 생성회로.
8. 전원전압의 변동에 반비례하여 변하는 제1전류를 생성하는 셀프 바이어스드(self-biased) 전류원을 가지는 전류생성부; 및

   상기 전원전압의 변동에 상응하여 상기 제1전류를 감소시켜 보상하는 전류보상부를 포함하는 것을 특징으로 하는 기준전류 생성회로.
9. 제8항에 있어서, 상기 전류보상부는 상기 전원전압의 변동에 따른 상기 제1전류의 증가량만큼 상기 제1전류를 감소시키는 것을 특징으로 하는 기준전류 생성회로.
10. 제9항에 있어서, 상기 셀프 바이어스드 전류원은

    바디가 소스에 결합된 있는 제1 피모스(PMOS) 트랜지스터; 및

    상기 제1 피모스 트랜지스터의 소스와 상기 전원전압의 단자 사이에 결합된 피드백저항을 포함하는 것을 특징으로 하는 기준전류 생성회로.
11. 제10항에 있어서, 상기 전원전압은 모스 트랜지스터의 포화 영역과 트라이오드 영역의 경계 영역인 것을 특징으로 하는 기준전류 생성회로.
12. 제9항에 있어서, 상기 기준전류 생성회로는

    전원전압을 인가한 직후에 상기 전류생성부를 동작시키는 스타트업부 및 상기 보상된 제1전류를 전류 미러링하여 외부에 기준전류로서 출력하는 전류출력부를 더 포함하는 것을 특징으로 하는 기준전류 생성회로.
13. 기준전류를 제공받는 입력트랜지스터; 및

    a)제1부하, b)상기 제1부하에 직렬 연결된 제2부하 및 c) 상기 제2부하에 직렬 연결되고 상기 입력트랜지스터와 전류 미러를 이루며 상기 기준전류에 종속적인 미러링 전류를 상기 제1부하 및 제2부하에 제공하는 미러링 트랜지스터를 포함하되, 상기 제2부하와 상기 미러링 트랜지스터의 접속점의 전압 및 상기 제1부하와 상기 제2부하의 접속점의 전압을 각각 바이어스 전압으로 출력하는 것을 특징으로 하는 적어도 하나의 바이어스 브랜치를 포함하는 것을 특징으로 하는 바이어스전압 생성회로.
14. 제13항에 있어서, 상기 바이어스 브랜치는 적어도 두 개이고,

    상기 바이어스전압 생성회로는 상기 바이어스 브랜치 중 어느 두 바이어스 브랜치 사이에서 상기 기준전류의 크기를 전류 미러링하여 전달하는 버퍼를 더 포함하는 것을 특징으로 하는 바이어스전압 생성회로.
15. 기준전류를 제공받는 입력트랜지스터;

    상기 입력트랜지스터와 전류 미러를 이루는 제1미러링 트랜지스터에서 상기 기준전류에 대해 종속적인 제1미러링 전류를 제1수동 부하 및 상기 제1수동 부하에 직렬 연결된 제1능동 부하에 제공하고, 상기 제1수동 부하와 상기 제1 능동 부하의 접속점의 전압을 제1바이어스전압으로 출력하는 제1브랜치;

    상기 입력트랜지스터와 전류 미러를 이루는 제2미러링 트랜지스터에서 상기 기준전류에 대해 종속적인 제2미러링 전류를 제2수동 부하 및 상기 제2수동 부하에 직렬 연결된 제2능동 부하에 제공하고, 상기 제2수동 부하와 상기 제2능동 부하의 접속점의 전압을 제2바이어스전압으로 출력하며, 상기 제2수동 부하와 상기 제2미러링 트랜지스터의 접속점의 전압을 제3바이어스 전압으로 출력하는 제2브랜치;

    상기 입력트랜지스터와 전류 미러를 이루어 상기 기준전류에 대해 종속적인 제3미러링 전류를 제2수동 부하 및 상기 제2수동 부하에 직렬 연결된 제2능동 부하에 제공하는 제3미러링 트랜지스터를 포함하는 제3브랜치; 및

    상기 제3능동 부하와 전류 미러를 이루는 제4미러링 트랜지스터에서 상기 제3미러링 전류에 대해 종속적인 제4미러링 전류를 제4수동 부하 및 상기 제4수동 부하에 직렬 연결된 제4능동 부하에 제공하고, 상기 제4수동 부하와 상기 제4미러링 트랜지스터의 접속점의 전압을 제4바이어스 전압으로 출력하며, 상기 제4수동 부하와 상기 제4능동 부하의 접속점의 전압을 제5바이어스전압으로 출력하는 제4브랜치를 포함하는 것을 특징으로 하는 바이어스전압 생성회로.
16. a)제2전류를 기준으로 전류 미러링하여 전원전압의 변동에 실질적으로 반비례하는 제1전류를 생성하는 제1전류미러, b)상기 전원전압의 변동에 상응하여 상기 제1전 류를 감소시켜 보상하는 전류보상부, c)상기 보상된 제1전류를 기준으로 전류 미러링하여 상기 제2전류를 생성하고, 상기 제2전류를 상기 제1전류미러에 제공하는 제2전류미러, 및 d)상기 보상된 제1전류를 전류 미러링하여 기준전류로 출력하는 전류출력부를 가지는

    기준전류 생성회로; 및

    a)상기 기준전류를 제공받는 입력트랜지스터, b)상기 입력트랜지스터와 전류 미러를 이루는 제1미러링 트랜지스터에서 상기 기준전류에 대해 종속적인 제1미러링 전류를 직렬 연결된 제1수동 부하 및 제1능동 부하에 제공하고, 상기 제1수동 부하와 상기 제1 능동 부하의 접속점의 전압을 제1바이어스전압으로 출력하는 제1브랜치, c)상기 입력트랜지스터와 전류 미러를 이루는 제2미러링 트랜지스터에서 상기 기준전류에 대해 종속적인 제2미러링 전류를 제2수동 부하 및 상기 제2수동 부하에 직렬 연결된 제2능동 부하에 제공하고, 상기 제2수동 부하와 상기 제2능동 부하의 접속점의 전압을 제2바이어스전압으로 출력하며, 상기 제2수동 부하와 상기 제2미러링 트랜지스터의 접속점의 전압을 제3바이어스 전압으로 출력하는 제2브랜치, d)상기 입력트랜지스터와 전류 미러를 이루어 상기 기준전류에 대해 종속적인 제3미러링 전류를 직렬 연결된 제3 수동 부하 및 제3능동 부하에 제공하는 제3미러링 트랜지스터를 포함하는 제3브랜치 및 e)상기 제3능동 부하와 전류 미러를 이루는 제4미러링 트랜지스터에서 상기 제3미러링 전류에 대해 종속적인 제4미러링 전류를 상기 제4 수동 부하 및 제4능동 부하에 제공하고, 상기 제4수동 부하와 상기 제4미러링 트랜지스터의 접속점의 전압을 제4바이어스 전압으로 출력하며, 상기 제4수동 부하 와 상기 제4능동 부하의 접속점의 전압을 제5바이어스전압으로 출력하는 제4브랜치를 가지는

    바이어스전압 생성회로를 포함하는 바이어스 회로.
17. 제16항에 있어서, 상기 제1전류미러는

    바디가 소스에 접속되어 있는 제1 피모스(PMOS) 트랜지스터;

    상기 제1 피모스 트랜지스터의 소스와 상기 전원전압의 단자 간을 접속하는 피드백저항; 및

    게이트와 드레인은 상기 제1 피모스 트랜지스터의 게이트와 접속되고, 소스는 상기 전원전압의 단자에 접속된 제2 피모스 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 회로.
18. 제17항에 있어서, 상기 전류보상부는 상기 전원전압의 변동에 따른 상기 제1전류의 증가량만큼 상기 제1전류를 감소시키는 것을 특징으로 하는 바이어스 회로.
19. 제18항에 있어서, 상기 제2전류미러는

    게이트와 드레인은 상기 제1피모스 트랜지스터의 드레인과 접속되고, 소스는 기준단자에 접속된 제3 엔모스 트랜지스터; 및

    게이트는 상기 제3 엔모스 트랜지스터의 게이트와 접속되고, 드레인은 상기 제2 피모스 트랜지스터의 드레인에 접속되며, 소스는 상기 기준 단자에 접속된 제4 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 회로.
20. 제19항에 있어서, 상기 전류보상부는, 게이트가 상기 제2 피모스 트랜지스터의 드레인과 접속되고, 드레인이 상기 제1 피모스 트랜지스터의 드레인과 접속하며, 소스가 상기 기준 단자에 접속하는 제5 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 회로.
21. 제20항에 있어서, 상기 전원전압은 모스 트랜지스터의 포화 영역과 트라이오드 영역의 경계 영역인 것을 특징으로 하는 바이어스 회로.
22. 제16항에 있어서, 상기 기준전류 생성회로는

    전원전압을 인가한 직후에 상기 제1전류미러 및 제2전류미러를 동작시키는 스타트업부를 더 포함하는 것을 특징으로 하는 바이어스 회로.
23. a)제2전류를 기준으로 전류 미러링하여 전원전압의 변동에 실질적으로 반비례하는 제1전류를 생성하는 제1전류미러, b)상기 전원전압의 변동에 상응하여 상기 제1전류를 감소시켜 보상하는 전류보상부, c)상기 보상된 제1전류를 기준으로 전류 미러링하여 상기 제2전류를 생성하고, 상기 제2전류를 상기 제1전류미러에 제공하는 제2전류미러, 및 d)상기 보상된 제1전류를 전류 미러링하여 기준전류로 출력하는 전류출력부를 가지는

    기준전류 생성회로;

    상기 기준전류를 제공받는 입력트랜지스터; 및

    a)제1부하, b)상기 제1부하에 직렬 연결된 제2부하 및 c) 상기 제2부하에 직렬 연결되고 상기 입력트랜지스터와 전류 미러를 이루며 상기 기준전류에 종속적인 미러링 전류를 상기 제1부하 및 제2부하에 제공하는 미러링 트랜지스터를 포함하되, 상기 제2부하와 상기 미러링 트랜지스터의 접속점의 전압 및 상기 제1부하와 상기 제2부하의 접속점의 전압을 각각 바이어스 전압으로 출력하는 것을 특징으로 하는 적어도 하나의 바이어스 브랜치를 포함하는

    바이어스전압 생성회로를 포함하는 것을 특징으로 하는 바이어스 회로.
24. 제23항에 있어서, 상기 바이어스 브랜치는 적어도 두 개이고,

    상기 바이어스전압 생성회로는 상기 바이어스 브랜치 중 어느 두 바이어스 브랜치 사이에서 상기 기준전류의 크기를 전류 미러링하여 전달하는 버퍼를 더 포함하는 것을 특징으로 하는 바이어스 회로.
25. 제24항에 있어서, 상기 제1전류미러는

    바디가 소스에 접속되어 있는 제1 피모스(PMOS) 트랜지스터;

    상기 제1 피모스 트랜지스터의 소스와 상기 전원전압의 단자 간을 접속하는 피드백저항; 및

    게이트와 드레인은 상기 제1 피모스 트랜지스터의 게이트와 접속되고, 소스 는 상기 전원전압의 단자에 접속된 제2 피모스 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 회로.
26. 제25항에 있어서, 상기 전류보상부는 상기 전원전압의 변동에 따른 상기 제1전류의 증가량만큼 상기 제1전류를 감소시키는 것을 특징으로 하는 바이어스 회로.
27. 제26항에 있어서, 상기 제2전류미러는

    게이트와 드레인은 상기 제1피모스 트랜지스터의 드레인과 접속되고, 소스는 기준단자에 접속된 제3 엔모스 트랜지스터; 및

    게이트는 상기 제3 엔모스 트랜지스터의 게이트와 접속되고, 드레인은 상기 제2 피모스 트랜지스터의 드레인에 접속되며, 소스는 상기 기준 단자에 접속된 제4 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 회로.
28. 제27항에 있어서, 상기 전류보상부는, 게이트가 상기 제2 피모스 트랜지스터의 드레인과 접속되고, 드레인이 상기 제1 피모스 트랜지스터의 드레인과 접속하며, 소스가 상기 기준 단자에 접속하는 제5 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 회로.
29. 제28항에 있어서, 상기 전원전압은 모스 트랜지스터의 포화 영역과 트라이오드 영역의 경계 영역인 것을 특징으로 하는 바이어스 회로.
30. 제24항에 있어서, 상기 기준전류 생성회로는

    전원전압을 인가한 직후에 상기 제1전류미러 및 제2전류미러를 동작시키는 스타트업부를 더 포함하는 것을 특징으로 하는 바이어스 회로.

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