JP3349482B2 - 超低電圧カスコードカレントミラー - Google Patents
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- 238000001514 detection method Methods 0.000 description 1
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- 238000009877 rendering Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
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- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/267—Current mirrors using both bipolar and field-effect technology
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Description
【０００１】
【発明の属する技術分野】本発明は、電流源に関するも
のであって、更に詳細には、低く且つ可変の電圧で動作
可能なカスコード電流源に関するものである。
のであって、更に詳細には、低く且つ可変の電圧で動作
可能なカスコード電流源に関するものである。
【０００２】
【従来の技術】電流源はアナログ回路において広く使用
されている。ＤＣバイアス要素として、電流源は、全体
的な回路の電源及び温度変動に対する低い感度を提供す
る一方、回路内においてＤＣバイアスレベルを確立する
ために頻繁に使用されている。電流源は、又、増幅器段
における負荷装置として広く使用されている。カレント
ミラーの高いインクリメンタル即ち増分的なインピーダ
ンスは低い電源電圧において増幅器段の高い電圧利得を
与える。
されている。ＤＣバイアス要素として、電流源は、全体
的な回路の電源及び温度変動に対する低い感度を提供す
る一方、回路内においてＤＣバイアスレベルを確立する
ために頻繁に使用されている。電流源は、又、増幅器段
における負荷装置として広く使用されている。カレント
ミラーの高いインクリメンタル即ち増分的なインピーダ
ンスは低い電源電圧において増幅器段の高い電圧利得を
与える。
【０００３】図１は電流源２０を示しており、それは、
３個の同一のＰＭＯＳトランジスタ２２，２４，２６を
有しており、それらは夫々の分岐部２１，２３，２５内
に電流を供給する。分岐部２１の出力ノードＮ４０がＮ
ＭＯＳトランジスタ１０のゲート端子及びドレイン端子
へ接続している。ＮＭＯＳトランジスタ１０のソース端
子は接地へ接続されている。分岐部２３の出力ノードＮ
４２はＰＮＰトランジスタ１１のエミッタ端子へ接続し
ている。トランジスタ１１のコレクタ端子及びベース端
子は接地接続されている。分岐部２６の出力ノードＮ４
４は抵抗１２の一端へ接続している。抵抗１２の他端は
接地接続している。
３個の同一のＰＭＯＳトランジスタ２２，２４，２６を
有しており、それらは夫々の分岐部２１，２３，２５内
に電流を供給する。分岐部２１の出力ノードＮ４０がＮ
ＭＯＳトランジスタ１０のゲート端子及びドレイン端子
へ接続している。ＮＭＯＳトランジスタ１０のソース端
子は接地へ接続されている。分岐部２３の出力ノードＮ
４２はＰＮＰトランジスタ１１のエミッタ端子へ接続し
ている。トランジスタ１１のコレクタ端子及びベース端
子は接地接続されている。分岐部２６の出力ノードＮ４
４は抵抗１２の一端へ接続している。抵抗１２の他端は
接地接続している。
【０００４】トランジスタ２２，２４，２６のゲート端
子及びソース端子は夫々のノードＮ４６及びＮ４５へ接
続しているので、トランジスタ２２，２４，２６は実質
的に同一のゲート対ソース電圧を有している。その結
果、電流Ｉ２７，Ｉ２８，Ｉ２９の大きさの間の不整合
の主要な発生源は出力ノードＮ４０，Ｎ４２，Ｎ４４に
おける電圧信号の値の間の差によって発生される。出力
ノードＮ４０，Ｎ４２，Ｎ４４における電流の間の差
は、又、部分的には、ＰＭＯＳトランジスタ２２，２
４，２６の寸法における不整合又はノイズによっても発
生される。電流における差は、又、ノードＮ４０，Ｎ４
２，Ｎ４４における電圧差を発生させる。
子及びソース端子は夫々のノードＮ４６及びＮ４５へ接
続しているので、トランジスタ２２，２４，２６は実質
的に同一のゲート対ソース電圧を有している。その結
果、電流Ｉ２７，Ｉ２８，Ｉ２９の大きさの間の不整合
の主要な発生源は出力ノードＮ４０，Ｎ４２，Ｎ４４に
おける電圧信号の値の間の差によって発生される。出力
ノードＮ４０，Ｎ４２，Ｎ４４における電流の間の差
は、又、部分的には、ＰＭＯＳトランジスタ２２，２
４，２６の寸法における不整合又はノイズによっても発
生される。電流における差は、又、ノードＮ４０，Ｎ４
２，Ｎ４４における電圧差を発生させる。
【０００５】夫々の出力ノードＮ４０，Ｎ４２，Ｎ４４
における電圧の値に関する電流Ｉ２７，Ｉ２８，Ｉ２９
の大きさの依存性を緩和させるため、従って、電流Ｉ２
７−Ｉ２９の大きさの間の良好なマッチング即ち整合を
達成するために、出力ノードＮ４０，Ｎ４２，Ｎ４４の
小信号出力インピーダンスが高いものであることが望ま
しい。電流源の出力インピーダンスを増加させるための
従来の技術はカスコード形態を使用するものである。
における電圧の値に関する電流Ｉ２７，Ｉ２８，Ｉ２９
の大きさの依存性を緩和させるため、従って、電流Ｉ２
７−Ｉ２９の大きさの間の良好なマッチング即ち整合を
達成するために、出力ノードＮ４０，Ｎ４２，Ｎ４４の
小信号出力インピーダンスが高いものであることが望ま
しい。電流源の出力インピーダンスを増加させるための
従来の技術はカスコード形態を使用するものである。
【０００６】図２は電流源６０においては分岐部２１，
２３，２５の夫々においてカスコードトランジスタ１
３，１４，１５を使用しているという点を除いて、図１
の電流源２０と同様の３分岐カスコード電流源６０を示
している。入力バイアス回路４０はノードＮ４５におけ
る電圧よりも低い電圧をノードＮ５０において確立す
る。トランジスタ１３，１４，１５は、出力ノードＮ４
０，Ｎ４２，Ｎ４４の夫々におけるインピーダンスを増
加させる。従って、電流源６０は図１に示した電流源２
０と比較して、電流Ｉ２７，Ｉ２８，Ｉ２９の大きさの
間に著しく改善されたマッチング即ち整合を与える。
２３，２５の夫々においてカスコードトランジスタ１
３，１４，１５を使用しているという点を除いて、図１
の電流源２０と同様の３分岐カスコード電流源６０を示
している。入力バイアス回路４０はノードＮ４５におけ
る電圧よりも低い電圧をノードＮ５０において確立す
る。トランジスタ１３，１４，１５は、出力ノードＮ４
０，Ｎ４２，Ｎ４４の夫々におけるインピーダンスを増
加させる。従って、電流源６０は図１に示した電流源２
０と比較して、電流Ｉ２７，Ｉ２８，Ｉ２９の大きさの
間に著しく改善されたマッチング即ち整合を与える。
【０００７】電流源６０のカスコード形態は、電源Ｖ１
と接地との間の電圧が最小スレッシュホールドを超える
場合に良好な電流のマッチング即ち整合を与える。然し
ながら、Ｖ１における使用可能な電圧はシステムデザイ
ンに起因して減少する傾向がある。Ｖ１における電圧が
最小スレッシュホールド限界、例えば２．０Ｖより降下
し、且つノードＮ５０及びＮ４５の間の電圧がＶ１、例
えば１．５Ｖより小さくなると、カスコードトランジス
タ１３，１４，１５のドレイン対ソース端子を横断して
の電圧は無視可能なものとなり、それによりカレントミ
ラー６０を低供給電圧においては動作不能なものとさせ
る。従って、電流源６０の許容可能な動作のためには、
使用可能なものよりも一層高い供給電圧が必要とされ
る。
と接地との間の電圧が最小スレッシュホールドを超える
場合に良好な電流のマッチング即ち整合を与える。然し
ながら、Ｖ１における使用可能な電圧はシステムデザイ
ンに起因して減少する傾向がある。Ｖ１における電圧が
最小スレッシュホールド限界、例えば２．０Ｖより降下
し、且つノードＮ５０及びＮ４５の間の電圧がＶ１、例
えば１．５Ｖより小さくなると、カスコードトランジス
タ１３，１４，１５のドレイン対ソース端子を横断して
の電圧は無視可能なものとなり、それによりカレントミ
ラー６０を低供給電圧においては動作不能なものとさせ
る。従って、電流源６０の許容可能な動作のためには、
使用可能なものよりも一層高い供給電圧が必要とされ
る。
【０００８】従って、低供給電圧即ち電源電圧で動作す
ることも可能な高出力インピーダンスを持った電流源が
必要とされている。
ることも可能な高出力インピーダンスを持った電流源が
必要とされている。
【０００９】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、低電源電圧で動作することが可能であり且
つ高い出力インピーダンスを具備する電流源を提供する
ことを目的とする。本発明の更に別の目的とすること
は、負荷装置へ所定の電流を供給することの可能な改良
したカレントミラーを提供することである。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、低電源電圧で動作することが可能であり且
つ高い出力インピーダンスを具備する電流源を提供する
ことを目的とする。本発明の更に別の目的とすること
は、負荷装置へ所定の電流を供給することの可能な改良
したカレントミラーを提供することである。
【００１０】
【課題を解決するための手段】本発明は、低く且つ可変
のバイアス電圧においてマッチングした電流を供給する
電流源を提供しており、それは、（１）基準電流を供給
するための第一回路、（２）制御端子と、第一端子と、
第二端子とを具備しており制御端子が第一回路へ結合さ
れている第一トランジスタ、（３）制御端子と、第一端
子と、第二端子とを具備しており第一電流密度を有して
おり第二端子が第一電流を受取るべく結合されている第
二トランジスタ、（４）制御端子と、第一端子と、第二
端子とを具備しており制御端子が第一トランジスタの制
御端子へ結合しており第二端子が第二電流を供給する第
三トランジスタ、（５）制御端子と、第一端子と、第二
端子とを具備しており第二電流密度を有しており第一端
子が第二電流を受取るべく結合されており且つ第二端子
が負荷へ第三電流を供給する第四トランジスタ、（６）
制御端子と、第一端子と、第二端子とを具備しており制
御端子が第三トランジスタの制御端子へ結合されており
且つ第二端子が第四電流を供給する第五トランジスタ、
（７）第四トランジスタの制御端子及び第五トランジス
タの第二端子へ結合されており、第四トランジスタの第
一端子における電圧が第二トランジスタの第二端子にお
ける電圧とマッチング即ち整合するように第五トランジ
スタの第二端子に電圧を供給すると共に第四トランジス
タの制御端子に電圧を供給するバイアス回路、を有して
いる。
のバイアス電圧においてマッチングした電流を供給する
電流源を提供しており、それは、（１）基準電流を供給
するための第一回路、（２）制御端子と、第一端子と、
第二端子とを具備しており制御端子が第一回路へ結合さ
れている第一トランジスタ、（３）制御端子と、第一端
子と、第二端子とを具備しており第一電流密度を有して
おり第二端子が第一電流を受取るべく結合されている第
二トランジスタ、（４）制御端子と、第一端子と、第二
端子とを具備しており制御端子が第一トランジスタの制
御端子へ結合しており第二端子が第二電流を供給する第
三トランジスタ、（５）制御端子と、第一端子と、第二
端子とを具備しており第二電流密度を有しており第一端
子が第二電流を受取るべく結合されており且つ第二端子
が負荷へ第三電流を供給する第四トランジスタ、（６）
制御端子と、第一端子と、第二端子とを具備しており制
御端子が第三トランジスタの制御端子へ結合されており
且つ第二端子が第四電流を供給する第五トランジスタ、
（７）第四トランジスタの制御端子及び第五トランジス
タの第二端子へ結合されており、第四トランジスタの第
一端子における電圧が第二トランジスタの第二端子にお
ける電圧とマッチング即ち整合するように第五トランジ
スタの第二端子に電圧を供給すると共に第四トランジス
タの制御端子に電圧を供給するバイアス回路、を有して
いる。
【００１１】本発明の電流源のバイアス回路は、制御端
子と、第一端子と、第二端子とを具備すると共に第三電
流密度を有しており制御端子が第四トランジスタの制御
端子へ結合されており第二端子が制御端子へ結合されて
おり且つ第一端子が第五トランジスタの第二端子へ結合
されている第六トランジスタ、制御端子と、第一端子
と、第二端子とを具備すると共に第四電流密度を有して
おり、第二端子が第六トランジスタの制御端子へ結合さ
れており制御端子が第五トランジスタの第二端子へ結合
されている第七トランジスタ、を有しており、第三電流
密度が第二電流密度とマッチング即ち整合しており且つ
第四電流密度が第一電流密度とマッチング即ち整合して
いることを特徴としている。
子と、第一端子と、第二端子とを具備すると共に第三電
流密度を有しており制御端子が第四トランジスタの制御
端子へ結合されており第二端子が制御端子へ結合されて
おり且つ第一端子が第五トランジスタの第二端子へ結合
されている第六トランジスタ、制御端子と、第一端子
と、第二端子とを具備すると共に第四電流密度を有して
おり、第二端子が第六トランジスタの制御端子へ結合さ
れており制御端子が第五トランジスタの第二端子へ結合
されている第七トランジスタ、を有しており、第三電流
密度が第二電流密度とマッチング即ち整合しており且つ
第四電流密度が第一電流密度とマッチング即ち整合して
いることを特徴としている。
【００１２】１実施例においては、第六トランジスタの
アスペクト比は約４００対１であり、第七トランジスタ
のアスペクト比は２０対５であり、第四トランジスタの
アスペクト比は４００対１である。
アスペクト比は約４００対１であり、第七トランジスタ
のアスペクト比は２０対５であり、第四トランジスタの
アスペクト比は４００対１である。
【００１３】１実施例においては、第四トランジスタの
アスペクト比は第六トランジスタのアスペクト比よりも
一層大きい。
アスペクト比は第六トランジスタのアスペクト比よりも
一層大きい。
【００１４】本発明の別の実施形態によれば、低又は可
変のバイアス電圧においてマッチングした電流を供給す
る電流源が提供され、それは、制御端子と、第一端子
と、第二端子とを有しており第一電流を供給する第一ト
ランジスタ、制御端子と、第一端子と、第二端子とを具
備しており、第一回路へ結合されており且つ出力ノード
へ出力電流を供給する第二トランジスタを具備している
第二回路、制御端子と、第一端子と、第二端子とを具備
する第三トランジスタ及び制御端子と、第一端子と、第
二端子とを具備している第四トランジスタを有しており
第二回路へ結合されているバイアス回路、を有してい
る。該バイアス回路は、第二トランジスタの第一端子に
おける電圧と第一トランジスタの第二端子における電圧
とがマッチング即ち整合するように、第三トランジスタ
の第一端子において電圧を供給すると共に第二トランジ
スタの制御端子において電圧を供給する。
変のバイアス電圧においてマッチングした電流を供給す
る電流源が提供され、それは、制御端子と、第一端子
と、第二端子とを有しており第一電流を供給する第一ト
ランジスタ、制御端子と、第一端子と、第二端子とを具
備しており、第一回路へ結合されており且つ出力ノード
へ出力電流を供給する第二トランジスタを具備している
第二回路、制御端子と、第一端子と、第二端子とを具備
する第三トランジスタ及び制御端子と、第一端子と、第
二端子とを具備している第四トランジスタを有しており
第二回路へ結合されているバイアス回路、を有してい
る。該バイアス回路は、第二トランジスタの第一端子に
おける電圧と第一トランジスタの第二端子における電圧
とがマッチング即ち整合するように、第三トランジスタ
の第一端子において電圧を供給すると共に第二トランジ
スタの制御端子において電圧を供給する。
【００１５】１実施例においては、第一トランジスタ及
び第四トランジスタの電流密度がほぼ同じであり且つ第
二トランジスタ及び第三トランジスタの電流密度がほぼ
同一である。
び第四トランジスタの電流密度がほぼ同じであり且つ第
二トランジスタ及び第三トランジスタの電流密度がほぼ
同一である。
【００１６】１実施例においては、第二トランジスタの
アスペクト比は第三トランジスタのアスペクト比とほぼ
同一である。
アスペクト比は第三トランジスタのアスペクト比とほぼ
同一である。
【００１７】１実施例においては、第二トランジスタの
アスペクト比は第三トランジスタのアスペクト比よりも
一層大きい。
アスペクト比は第三トランジスタのアスペクト比よりも
一層大きい。
【００１８】１実施例においては、第一及び第四トラン
ジスタは第一導電型であり、且つ第二及び第三トランジ
スタは第二導電型である。第一及び第二導電型は反対の
極性である。
ジスタは第一導電型であり、且つ第二及び第三トランジ
スタは第二導電型である。第一及び第二導電型は反対の
極性である。
【００１９】
【発明の実施の形態】本発明の第一実施例に基づくカス
コード電流源１００Ａを図３Ａに示してある。電流源１
００Ａは従来の基準回路６５と、第一出力回路７０と、
第二出力回路８０と、バイアス回路９０とを有してい
る。電流源１００Ａは従来の基準回路６５の電流Ｉref
とマッチング即ち整合されるべき負荷８５に対する第二
出力電流Ｉ２を供給する。
コード電流源１００Ａを図３Ａに示してある。電流源１
００Ａは従来の基準回路６５と、第一出力回路７０と、
第二出力回路８０と、バイアス回路９０とを有してい
る。電流源１００Ａは従来の基準回路６５の電流Ｉref
とマッチング即ち整合されるべき負荷８５に対する第二
出力電流Ｉ２を供給する。
【００２０】従来の基準回路６５はノードＮ４６に対し
てバイアス電圧を供給し且つ基準電流Ｉrefを供給す
る。図３Ａに示したように、従来の基準回路６５はオペ
アンプ４２と、ＮＭＯＳトランジスタ４０と、抵抗４４
と、ＰＭＯＳトランジスタ２１とを有している。ＰＭＯ
Ｓトランジスタ２１のソース端子２１ａはノードＮ４５
へ結合している。ＰＭＯＳトランジスタ２１のゲート端
子２１ｃはオペアンプ４２の出力端子へ結合している。
ＮＭＯＳトランジスタ４０のドレイン端子４０ｂ及びゲ
ート端子４０ｃはオペアンプ４２の第一入力端子へ結合
している。ドレイン端子４０ｂは図示していない電流供
給源から適宜の電流を受取る。ＮＭＯＳトランジスタ４
０のソ−ス端子４０ａは接地へ結合している。ＰＭＯＳ
トランジスタ２１のドレイン端子２１ｂ及び抵抗４４は
オペアンプ４２の第二入力端へ結合している。この実施
例においては、抵抗４４は約１Ω乃至１０ｍΩの範囲と
することが可能である。ＰＭＯＳトランジスタ２１のド
レイン端子２１ｂは基準電流Ｉrefを供給する。
てバイアス電圧を供給し且つ基準電流Ｉrefを供給す
る。図３Ａに示したように、従来の基準回路６５はオペ
アンプ４２と、ＮＭＯＳトランジスタ４０と、抵抗４４
と、ＰＭＯＳトランジスタ２１とを有している。ＰＭＯ
Ｓトランジスタ２１のソース端子２１ａはノードＮ４５
へ結合している。ＰＭＯＳトランジスタ２１のゲート端
子２１ｃはオペアンプ４２の出力端子へ結合している。
ＮＭＯＳトランジスタ４０のドレイン端子４０ｂ及びゲ
ート端子４０ｃはオペアンプ４２の第一入力端子へ結合
している。ドレイン端子４０ｂは図示していない電流供
給源から適宜の電流を受取る。ＮＭＯＳトランジスタ４
０のソ−ス端子４０ａは接地へ結合している。ＰＭＯＳ
トランジスタ２１のドレイン端子２１ｂ及び抵抗４４は
オペアンプ４２の第二入力端へ結合している。この実施
例においては、抵抗４４は約１Ω乃至１０ｍΩの範囲と
することが可能である。ＰＭＯＳトランジスタ２１のド
レイン端子２１ｂは基準電流Ｉrefを供給する。
【００２１】第一出力回路７０はＰＭＯＳトランジスタ
２２及びＮＭＯＳトランジスタ３０を有している。ＰＭ
ＯＳトランジスタ２２のソース端子２２ａ、ドレイン端
子２２ｂ、ゲート端子２２ｃは夫々のノードＮ４５，Ｎ
４７，Ｎ４６へ接続している。電圧供給即ち電源電圧１
２０がノードＮ４５へ印加される。ＮＭＯＳトランジス
タ３０のドレイン端子３０ｂ及びゲート端子３０ｃはノ
ードＮ４７へ接続しており且つトランジスタ３０のソー
ス端子３０ａは接地接続している。トランジスタ２２は
従来の基準回路６５の電流Ｉrefをほぼ複製したもので
ある第一出力電流Ｉ１を発生する。
２２及びＮＭＯＳトランジスタ３０を有している。ＰＭ
ＯＳトランジスタ２２のソース端子２２ａ、ドレイン端
子２２ｂ、ゲート端子２２ｃは夫々のノードＮ４５，Ｎ
４７，Ｎ４６へ接続している。電圧供給即ち電源電圧１
２０がノードＮ４５へ印加される。ＮＭＯＳトランジス
タ３０のドレイン端子３０ｂ及びゲート端子３０ｃはノ
ードＮ４７へ接続しており且つトランジスタ３０のソー
ス端子３０ａは接地接続している。トランジスタ２２は
従来の基準回路６５の電流Ｉrefをほぼ複製したもので
ある第一出力電流Ｉ１を発生する。
【００２２】第二出力回路８０はＰＭＯＳトランジスタ
２３及びＰＭＯＳトランジスタ３１を有している。ＰＭ
ＯＳトランジスタ２３のソース端子２３ａ、ドレイン端
子２３ｂ、ゲート端子２３ｃは夫々のノードＮ４５，Ｎ
４８，Ｎ４６へ接続している。ＰＭＯＳトランジスタ３
１のソース端子３１ａ、ドレイン端子３１ｂ、ゲート端
子３１ｃは夫々のノードＮ４８，Ｎ４９，Ｎ５０へ接続
している。負荷８５がドレイン端子３１ｂと接地との間
に接続している。ＰＭＯＳトランジスタ３１は負荷８５
に対して第二出力電流Ｉ２を供給する。
２３及びＰＭＯＳトランジスタ３１を有している。ＰＭ
ＯＳトランジスタ２３のソース端子２３ａ、ドレイン端
子２３ｂ、ゲート端子２３ｃは夫々のノードＮ４５，Ｎ
４８，Ｎ４６へ接続している。ＰＭＯＳトランジスタ３
１のソース端子３１ａ、ドレイン端子３１ｂ、ゲート端
子３１ｃは夫々のノードＮ４８，Ｎ４９，Ｎ５０へ接続
している。負荷８５がドレイン端子３１ｂと接地との間
に接続している。ＰＭＯＳトランジスタ３１は負荷８５
に対して第二出力電流Ｉ２を供給する。
【００２３】バイアス回路９０はＰＭＯＳトランジスタ
２４、ＰＭＯＳトランジスタ３２、ＮＭＯＳトランジス
タ３３を有している。ソース端子２４ａがノードＮ４５
へ結合している。ゲート端子２４ｃはゲート端子２３ｃ
及びゲート端子２２ｃ（ノードＮ４６）へ結合してい
る。ドレイン端子２４ｂはＰＭＯＳトランジスタ３２の
ソース端子３２ａへ結合しており且つＮＭＯＳトランジ
スタ３３のゲート端子３３ｃ即ちノード５２へ結合して
いる。ＰＭＯＳトランジスタ３２のゲート端子３２ｃ及
びドレイン端子３２ｂはＮＭＯＳトランジスタ３３のド
レイン端子３３ｂへ結合している。ソース端子３３ａは
接地へ結合している。バイアス回路９０は、電流Ｉ１及
びＩ２がほぼマッチング即ち一致するようにノードＮ５
２に電圧を供給する。
２４、ＰＭＯＳトランジスタ３２、ＮＭＯＳトランジス
タ３３を有している。ソース端子２４ａがノードＮ４５
へ結合している。ゲート端子２４ｃはゲート端子２３ｃ
及びゲート端子２２ｃ（ノードＮ４６）へ結合してい
る。ドレイン端子２４ｂはＰＭＯＳトランジスタ３２の
ソース端子３２ａへ結合しており且つＮＭＯＳトランジ
スタ３３のゲート端子３３ｃ即ちノード５２へ結合して
いる。ＰＭＯＳトランジスタ３２のゲート端子３２ｃ及
びドレイン端子３２ｂはＮＭＯＳトランジスタ３３のド
レイン端子３３ｂへ結合している。ソース端子３３ａは
接地へ結合している。バイアス回路９０は、電流Ｉ１及
びＩ２がほぼマッチング即ち一致するようにノードＮ５
２に電圧を供給する。
【００２４】従って、従来の基準回路６５は基準電流Ｉ
refを発生し且つ第一出力回路７０はＩrefを複製したも
のである第一出力電流Ｉ１を発生する。第二出力回路８
０は第一出力電流Ｉ１を複製したものである第二出力電
流Ｉ２を負荷８５に対して出力する。
refを発生し且つ第一出力回路７０はＩrefを複製したも
のである第一出力電流Ｉ１を発生する。第二出力回路８
０は第一出力電流Ｉ１を複製したものである第二出力電
流Ｉ２を負荷８５に対して出力する。
【００２５】本発明の第一実施例においては、ＰＭＯＳ
トランジスタ３２の電流密度はＰＭＯＳトランジスタ３
１の電流密度とほぼマッチング即ち整合している。同様
に、ＰＭＯＳトランジスタ３３の電流密度はトランジス
タ３０の電流密度とほぼマッチングしている。ＰＭＯＳ
トランジスタ３２はＮＭＯＳトランジスタ３３のチャン
ネル幅対チャンネル長さ比（「アスペクト比」）に対し
より大きなアスペクト比を有している。この実施例にお
いては、ＰＭＯＳトランジスタ３２のアスペクト比は約
４００対１又は２００対０．５であり、且つＮＭＯＳト
ランジスタ３３のアスペクト比は約２０対５である。
トランジスタ３２の電流密度はＰＭＯＳトランジスタ３
１の電流密度とほぼマッチング即ち整合している。同様
に、ＰＭＯＳトランジスタ３３の電流密度はトランジス
タ３０の電流密度とほぼマッチングしている。ＰＭＯＳ
トランジスタ３２はＮＭＯＳトランジスタ３３のチャン
ネル幅対チャンネル長さ比（「アスペクト比」）に対し
より大きなアスペクト比を有している。この実施例にお
いては、ＰＭＯＳトランジスタ３２のアスペクト比は約
４００対１又は２００対０．５であり、且つＮＭＯＳト
ランジスタ３３のアスペクト比は約２０対５である。
【００２６】トランジスタ２２及び２３は同様のゲート
対ソース電圧特性を有している。何故ならば、トランジ
スタ２２及び２３は物理的な幾何学的形状においてマッ
チングされており、ゲート端子２２ｃ及びゲート端子２
３ｃはノードＮ４６へ接続しており、且つソース端子２
２ａ及びソース端子２３ａがノードＮ４５へ接続してい
るからである。電流Ｉ１及びＩ２の大きさの間のマッチ
ングを改善するために、トランジスタ２２及び２３は同
様のドレイン対ソース電圧を有するべきである（即ち、
ノードＮ４７及びＮ４８における電圧がマッチング即ち
整合すべきである）。最良のマッチングのためには、ト
ランジスタ２２及び２３は互いに近接して位置されるべ
きである。又、勾配を拒否するために公知の共通重心レ
イアウト技術を使用すべきである。
対ソース電圧特性を有している。何故ならば、トランジ
スタ２２及び２３は物理的な幾何学的形状においてマッ
チングされており、ゲート端子２２ｃ及びゲート端子２
３ｃはノードＮ４６へ接続しており、且つソース端子２
２ａ及びソース端子２３ａがノードＮ４５へ接続してい
るからである。電流Ｉ１及びＩ２の大きさの間のマッチ
ングを改善するために、トランジスタ２２及び２３は同
様のドレイン対ソース電圧を有するべきである（即ち、
ノードＮ４７及びＮ４８における電圧がマッチング即ち
整合すべきである）。最良のマッチングのためには、ト
ランジスタ２２及び２３は互いに近接して位置されるべ
きである。又、勾配を拒否するために公知の共通重心レ
イアウト技術を使用すべきである。
【００２７】トランジスタ３１はトランジスタ２２及び
２３のドレイン対ソース電圧の間の差を減少させ、それ
により電流Ｉ１及びＩ２の間のマッチング即ち整合を改
善させる。本発明の第一実施例においては、ＰＭＯＳト
ランジスタ３１はＰＭＯＳトランジスタ３２のアスペク
ト比とマッチングするアスペクト比を有しており、即ち
４００／１又は２００／０．５である。ＰＭＯＳトラン
ジスタ３１のアスペクト比を増加させると、ＰＭＯＳト
ランジスタ３１のゲート端子３１ｃ及びソース端子３１
ａにおける電圧の間の差、即ちノードＮ５０及びＮ４８
における電圧の間の差を減少させ、それはＰＭＯＳトラ
ンジスタ３１を介しての電流導通レベルを達成するのに
必要なものである。従って、ＰＭＯＳトランジスタ３１
の大きなアスペクト比は供給電圧即ち電源電圧１２０の
減少するレベルにおいて、カレントミラー１００Ａが第
二出力電流Ｉ２の同一のレベルを供給することを可能と
する。
２３のドレイン対ソース電圧の間の差を減少させ、それ
により電流Ｉ１及びＩ２の間のマッチング即ち整合を改
善させる。本発明の第一実施例においては、ＰＭＯＳト
ランジスタ３１はＰＭＯＳトランジスタ３２のアスペク
ト比とマッチングするアスペクト比を有しており、即ち
４００／１又は２００／０．５である。ＰＭＯＳトラン
ジスタ３１のアスペクト比を増加させると、ＰＭＯＳト
ランジスタ３１のゲート端子３１ｃ及びソース端子３１
ａにおける電圧の間の差、即ちノードＮ５０及びＮ４８
における電圧の間の差を減少させ、それはＰＭＯＳトラ
ンジスタ３１を介しての電流導通レベルを達成するのに
必要なものである。従って、ＰＭＯＳトランジスタ３１
の大きなアスペクト比は供給電圧即ち電源電圧１２０の
減少するレベルにおいて、カレントミラー１００Ａが第
二出力電流Ｉ２の同一のレベルを供給することを可能と
する。
【００２８】バイアス回路９０はノードＮ５２及びノー
ドＮ５０において電圧を供給し、それは第二出力電流Ｉ
２を第一出力電流Ｉ１とマッチングさせる。電流Ｉ３は
バイアス回路９０の動作を開始させるのに必要である。
この実施例においては、電流Ｉ３は第一出力電流Ｉ１と
ほぼ同一の値である。電流Ｉ３も、第一出力電流Ｉ１の
値より大きいか又はより小さくスケーリングすることが
可能である。ノードＮ４７における電圧ＶN47は、トラ
ンジスタ３０のゲート対ソース電圧ＶGS_30によって表
わされる。ノードＮ４８における電圧ＶN48は以下の式
によって表わされる。
ドＮ５０において電圧を供給し、それは第二出力電流Ｉ
２を第一出力電流Ｉ１とマッチングさせる。電流Ｉ３は
バイアス回路９０の動作を開始させるのに必要である。
この実施例においては、電流Ｉ３は第一出力電流Ｉ１と
ほぼ同一の値である。電流Ｉ３も、第一出力電流Ｉ１の
値より大きいか又はより小さくスケーリングすることが
可能である。ノードＮ４７における電圧ＶN47は、トラ
ンジスタ３０のゲート対ソース電圧ＶGS_30によって表
わされる。ノードＮ４８における電圧ＶN48は以下の式
によって表わされる。
【００２９】ＶN48＝ＶN52−ＶSG_32＋ＶSG_31 尚、ＶN52：ノードＮ５２における電圧 ＶSG_32：ＰＭＯＳトランジスタ３２のソース対ゲート
電圧 ＶSG_31：ＰＭＯＳトランジスタ３１のソース対ゲート
電圧 電圧ＶSG_32及びＶSG_31はほぼ互いにマッチング即ち整
合している。何故ならば、ＰＭＯＳトランジスタ３２は
ＰＭＯＳトランジスタ３１とほぼ同一の電流密度を有し
ているからである。従って、ＶN48はＶN52と等しい。電
圧ＶN52はＮＭＯＳトランジスタ３３のゲート対ソース
電圧ＶGS_33と等しい。従って、ＶN48はＶGS_33と等し
い。ＮＭＯＳトランジスタ３３はトランジスタ３０とほ
ぼ同一の電流密度を有しているので、電圧ＶGS_33は電
圧ＶGS_32とほぼ等しく且つＶN48はＶN47とほぼ等し
い。従って、第二出力電流Ｉ２は第一出力電流Ｉ１とほ
ぼマッチング即ち整合すべきである。
電圧 ＶSG_31：ＰＭＯＳトランジスタ３１のソース対ゲート
電圧 電圧ＶSG_32及びＶSG_31はほぼ互いにマッチング即ち整
合している。何故ならば、ＰＭＯＳトランジスタ３２は
ＰＭＯＳトランジスタ３１とほぼ同一の電流密度を有し
ているからである。従って、ＶN48はＶN52と等しい。電
圧ＶN52はＮＭＯＳトランジスタ３３のゲート対ソース
電圧ＶGS_33と等しい。従って、ＶN48はＶGS_33と等し
い。ＮＭＯＳトランジスタ３３はトランジスタ３０とほ
ぼ同一の電流密度を有しているので、電圧ＶGS_33は電
圧ＶGS_32とほぼ等しく且つＶN48はＶN47とほぼ等し
い。従って、第二出力電流Ｉ２は第一出力電流Ｉ１とほ
ぼマッチング即ち整合すべきである。
【００３０】従って、バイアス回路９０は、負荷８５内
への第二出力電流Ｉ２が供給電圧即ち電源電圧１２０の
低い電圧においてさえも実質的に第一出力電流Ｉ１とマ
ッチング即ち一致するように、ノードＮ５２において電
圧を供給すると共にノードＮ５０において電圧を供給す
る。この実施例においては、第一出力電流Ｉ１は電流Ｉ
２とマッチングし、尚Ｉ１は０．００１乃至１０ｍＡの
範囲内である。
への第二出力電流Ｉ２が供給電圧即ち電源電圧１２０の
低い電圧においてさえも実質的に第一出力電流Ｉ１とマ
ッチング即ち一致するように、ノードＮ５２において電
圧を供給すると共にノードＮ５０において電圧を供給す
る。この実施例においては、第一出力電流Ｉ１は電流Ｉ
２とマッチングし、尚Ｉ１は０．００１乃至１０ｍＡの
範囲内である。
【００３１】図２の電流源６０においては、各分岐部が
トランジスタ１３，１４，１５を有するカスコード形態
に結合されている。対照的に、本発明のこの実施例にお
いては、第二出力回路８０の電圧のみがエキストラなカ
スコード回路によって制御されるに過ぎない。従って、
電流源６０におけるよりも第二出力回路８０においては
より少ない電圧が使用される。
トランジスタ１３，１４，１５を有するカスコード形態
に結合されている。対照的に、本発明のこの実施例にお
いては、第二出力回路８０の電圧のみがエキストラなカ
スコード回路によって制御されるに過ぎない。従って、
電流源６０におけるよりも第二出力回路８０においては
より少ない電圧が使用される。
【００３２】第一出力電流Ｉ１とマッチングする付加的
な電流を発生することが可能である。例えば、図３Ｂは
電流源１００Ｂを示しており、電流Ｉ４及びＩ５は第二
出力回路８０の２つの複製物である回路８０Ｂ及び８０
Ｃを使用して発生される。図３Ｂにおいては図３Ａの従
来の基準回路６５は示していない。トランジスタ２３Ｂ
及び２３Ｃはトランジスタ２３とほぼ同一の寸法である
ように設けられるか、又はトランジスタ２３よりも大き
な寸法又は小さな寸法であるようにスケーリングされ
る。トランジスタ３１Ｂ及び３１ＣはＰＭＯＳトランジ
スタ３１とほぼ同一の寸法であるか又はＰＭＯＳトラン
ジスタ３１よりも大きいか又は小さい寸法にスケーリン
グされる。従って、電流Ｉ４及びＩ５は電流Ｉ２及びＩ
１とほぼ整合する。何故ならばノードＮ４８Ｂ，Ｎ４８
Ｃ，Ｎ４８，Ｎ４７における電圧がほぼマッチングする
からである。
な電流を発生することが可能である。例えば、図３Ｂは
電流源１００Ｂを示しており、電流Ｉ４及びＩ５は第二
出力回路８０の２つの複製物である回路８０Ｂ及び８０
Ｃを使用して発生される。図３Ｂにおいては図３Ａの従
来の基準回路６５は示していない。トランジスタ２３Ｂ
及び２３Ｃはトランジスタ２３とほぼ同一の寸法である
ように設けられるか、又はトランジスタ２３よりも大き
な寸法又は小さな寸法であるようにスケーリングされ
る。トランジスタ３１Ｂ及び３１ＣはＰＭＯＳトランジ
スタ３１とほぼ同一の寸法であるか又はＰＭＯＳトラン
ジスタ３１よりも大きいか又は小さい寸法にスケーリン
グされる。従って、電流Ｉ４及びＩ５は電流Ｉ２及びＩ
１とほぼ整合する。何故ならばノードＮ４８Ｂ，Ｎ４８
Ｃ，Ｎ４８，Ｎ４７における電圧がほぼマッチングする
からである。
【００３３】本発明の第二実施例は、本発明の第一実施
例の電流源１００Ａと同一の電流源を提供するものであ
るが、ＰＭＯＳトランジスタ３１のアスペクト比はＰＭ
ＯＳトランジスタ３２のアスペクト比よりも僅かに大き
い点が異なっている。ＰＭＯＳトランジスタ３１の適宜
のアスペクト比は約４４０／１である。ＰＭＯＳトラン
ジスタ３１のアスペクト比を増加させることは、ノード
Ｎ４９における増加する電圧に対しても、ノードＮ４８
における電圧がノードＮ４７における電圧とマッチング
することを可能とさせる。ＰＭＯＳトランジスタ３１の
より高いアスペクト比はソース端子３１ａ即ちノードＮ
４８における電圧を、ドレイン端子３１ｂ即ちノードＮ
４９における増加する電圧に対してより影響を受けない
ものとさせる。従って、ノードＮ４９における増加する
電圧に対して電流Ｉ１及びＩ２のマッチングを維持する
ことが可能である。
例の電流源１００Ａと同一の電流源を提供するものであ
るが、ＰＭＯＳトランジスタ３１のアスペクト比はＰＭ
ＯＳトランジスタ３２のアスペクト比よりも僅かに大き
い点が異なっている。ＰＭＯＳトランジスタ３１の適宜
のアスペクト比は約４４０／１である。ＰＭＯＳトラン
ジスタ３１のアスペクト比を増加させることは、ノード
Ｎ４９における増加する電圧に対しても、ノードＮ４８
における電圧がノードＮ４７における電圧とマッチング
することを可能とさせる。ＰＭＯＳトランジスタ３１の
より高いアスペクト比はソース端子３１ａ即ちノードＮ
４８における電圧を、ドレイン端子３１ｂ即ちノードＮ
４９における増加する電圧に対してより影響を受けない
ものとさせる。従って、ノードＮ４９における増加する
電圧に対して電流Ｉ１及びＩ２のマッチングを維持する
ことが可能である。
【００３４】本発明の第一又は第二実施例は、温度セン
サ、低電圧バンドギャップ基準、又は低い供給電圧即ち
電源電圧が供給され且つ基準電流とマッチングする電流
を発生せねばならないその他のバイアス回路において使
用することが可能である。例えば、温度センサ及びバン
ドギャップ回路は「絶対的な温度に比例する電流」（Ｉ
ＰＴＡＴ）回路及び「電圧ベースエミッタに比例する電
流」（ＩＰＴＶＢＥ）回路を有している。
サ、低電圧バンドギャップ基準、又は低い供給電圧即ち
電源電圧が供給され且つ基準電流とマッチングする電流
を発生せねばならないその他のバイアス回路において使
用することが可能である。例えば、温度センサ及びバン
ドギャップ回路は「絶対的な温度に比例する電流」（Ｉ
ＰＴＡＴ）回路及び「電圧ベースエミッタに比例する電
流」（ＩＰＴＶＢＥ）回路を有している。
【００３５】図４Ａは適宜のＩＰＴＡＴ回路２００Ａを
示している。図４Ｂは適宜のＩＴＰＶＢＥ回路２００Ｂ
を示している。図４ＡのＩＰＴＡＴ回路２００Ａはノー
ドＮ１００に対して出力電圧及び電流を供給する。電流
Ｉ１００はＩＰＴＡＴ回路２００Ａの増加する温度と共
に増加する。図４Ｂの温度ＩＰＴＶＢＥ回路２００Ｂは
電流Ｉ１１０を発生する。電流Ｉ１１０はＩＰＴＶＢＥ
回路２００Ｂの増加する温度と共に減少する。温度検知
回路はＩＰＴＡＴ回路２００Ａの電流Ｉ１００とＩＰＴ
ＶＢＥ回路２００Ｂの電流Ｉ１１０との間の差を測定し
且つ減算する。バンドギャップ回路は電流Ｉ１００及び
Ｉ１１０を加算する。
示している。図４Ｂは適宜のＩＴＰＶＢＥ回路２００Ｂ
を示している。図４ＡのＩＰＴＡＴ回路２００Ａはノー
ドＮ１００に対して出力電圧及び電流を供給する。電流
Ｉ１００はＩＰＴＡＴ回路２００Ａの増加する温度と共
に増加する。図４Ｂの温度ＩＰＴＶＢＥ回路２００Ｂは
電流Ｉ１１０を発生する。電流Ｉ１１０はＩＰＴＶＢＥ
回路２００Ｂの増加する温度と共に減少する。温度検知
回路はＩＰＴＡＴ回路２００Ａの電流Ｉ１００とＩＰＴ
ＶＢＥ回路２００Ｂの電流Ｉ１１０との間の差を測定し
且つ減算する。バンドギャップ回路は電流Ｉ１００及び
Ｉ１１０を加算する。
【００３６】本発明の第一実施例が図４ＡのＩＰＴＡＴ
発生器回路２００Ａにおいて使用される場合には、トラ
ンジスタ１０７及び１１１は同一の電流密度を有してい
る。トランジスタ１０９，１１０，１１２は同一の電流
密度を有しており、トランジウタ１０１−１０５は同一
の電流密度を有している。トランジスタ１０８はトラン
ジスタ１０７の電流密度の１／１０又は１／２０倍であ
る電流密度を有している。抵抗１６０は、トランジスタ
１０８がトランジスタ１０７の電流密度の１／１０倍で
ある場合に９ｋΩであり、且つトランジスタ１０８がト
ランジスタ１０７の電流密度の１／２０倍である場合に
１８ｋΩである。このことは最近のトランジスタに対す
る１０の変化単位当たり９０ｍＶと一貫性を有してい
る。バイアス回路１９０はノードＮ１０１及びＮ１０４
における電圧をマッチングさせ、従って電流Ｉ１０１及
びＩ１００を互いにマッチングさせる。
発生器回路２００Ａにおいて使用される場合には、トラ
ンジスタ１０７及び１１１は同一の電流密度を有してい
る。トランジスタ１０９，１１０，１１２は同一の電流
密度を有しており、トランジウタ１０１−１０５は同一
の電流密度を有している。トランジスタ１０８はトラン
ジスタ１０７の電流密度の１／１０又は１／２０倍であ
る電流密度を有している。抵抗１６０は、トランジスタ
１０８がトランジスタ１０７の電流密度の１／１０倍で
ある場合に９ｋΩであり、且つトランジスタ１０８がト
ランジスタ１０７の電流密度の１／２０倍である場合に
１８ｋΩである。このことは最近のトランジスタに対す
る１０の変化単位当たり９０ｍＶと一貫性を有してい
る。バイアス回路１９０はノードＮ１０１及びＮ１０４
における電圧をマッチングさせ、従って電流Ｉ１０１及
びＩ１００を互いにマッチングさせる。
【００３７】本発明の第二実施例がＩＰＴＡＴ発生器回
路２００Ａにおいて使用される場合には、トランジスタ
１０９及び１１２はトランジスタ１１０よりも僅かに大
きな電流密度を有している。トランジスタ１０９及び１
１２はトランジスタ１１０の電流密度よりも５乃至１０
％低い電流密度を有している。ＩＰＴＡＴ発生器回路２
００Ａは、抵抗Ｒ１及びＲ２が高い電圧を供給する場合
であっても電流Ｉ１０２及びＩ１００をマッチング即ち
整合させる。
路２００Ａにおいて使用される場合には、トランジスタ
１０９及び１１２はトランジスタ１１０よりも僅かに大
きな電流密度を有している。トランジスタ１０９及び１
１２はトランジスタ１１０の電流密度よりも５乃至１０
％低い電流密度を有している。ＩＰＴＡＴ発生器回路２
００Ａは、抵抗Ｒ１及びＲ２が高い電圧を供給する場合
であっても電流Ｉ１０２及びＩ１００をマッチング即ち
整合させる。
【００３８】図４ＢのＩＰＴＶＢＥ発生器回路２００Ｂ
は図３Ａを参照して先に説明したバイアス回路９０と同
様のバイアス回路２９０を有している。本発明の第一実
施例がＩＰＴＶＢＥ発生器回路２００Ｂにおいて使用さ
れる場合には、バイアス回路２９０のトランジスタ２９
２のアスペクト比及び電流密度はＰＭＯＳトランジスタ
２６２，２６６，２６８，２９８のアスペクト比及び電
流密度とマッチングする。従って、バイアス回路２９０
はＰＭＯＳトランジスタ２６２，２６６，２６８，２９
８のスレッシュホールド電圧におけるシステマチックな
変化を相殺する。トランジスタ２５０，２５６，２５
８，２６０は同一のアスペクト比及び電流密度を有して
いる。従って、電流Ｉ１１０は電流ＩＰＴＡＴと一致す
る。何故ならば、ＰＭＯＳトランジスタ２６８及び２６
２のゲート対ソース電圧は一致するからである。
は図３Ａを参照して先に説明したバイアス回路９０と同
様のバイアス回路２９０を有している。本発明の第一実
施例がＩＰＴＶＢＥ発生器回路２００Ｂにおいて使用さ
れる場合には、バイアス回路２９０のトランジスタ２９
２のアスペクト比及び電流密度はＰＭＯＳトランジスタ
２６２，２６６，２６８，２９８のアスペクト比及び電
流密度とマッチングする。従って、バイアス回路２９０
はＰＭＯＳトランジスタ２６２，２６６，２６８，２９
８のスレッシュホールド電圧におけるシステマチックな
変化を相殺する。トランジスタ２５０，２５６，２５
８，２６０は同一のアスペクト比及び電流密度を有して
いる。従って、電流Ｉ１１０は電流ＩＰＴＡＴと一致す
る。何故ならば、ＰＭＯＳトランジスタ２６８及び２６
２のゲート対ソース電圧は一致するからである。
【００３９】増幅器２７６の入力端子は抵抗２７２，２
７４，２７８へ結合している。トランジスタ２５２から
の電流Ｉservoは増幅器２７６を駆動する。増幅器２７
６の入力端子２８４が抵抗２７２と抵抗２７４との間に
結合されているために、入力端子２８４における電圧は
前に知られているものよりもより低いものとすることが
可能である。従って、増幅器２７６は入力端子２８４に
おいて供給される低電圧で動作することが可能である。
抵抗２７２の適宜の値は４００ｋΩであり且つ抵抗２７
４及び２７８の適宜の値は２００ｋΩである。抵抗２８
０の適宜の値は１００又は２００ｋΩである。
７４，２７８へ結合している。トランジスタ２５２から
の電流Ｉservoは増幅器２７６を駆動する。増幅器２７
６の入力端子２８４が抵抗２７２と抵抗２７４との間に
結合されているために、入力端子２８４における電圧は
前に知られているものよりもより低いものとすることが
可能である。従って、増幅器２７６は入力端子２８４に
おいて供給される低電圧で動作することが可能である。
抵抗２７２の適宜の値は４００ｋΩであり且つ抵抗２７
４及び２７８の適宜の値は２００ｋΩである。抵抗２８
０の適宜の値は１００又は２００ｋΩである。
【００４０】本発明の第二実施例がＩＰＴＶＢＥ発生器
回路２００Ｂにおいて使用される場合には、ＰＭＯＳト
ランジスタ２６２，２６６，２６８，２９８のアスペク
ト比及び電流密度はバイアス回路２９０のＰＭＯＳトラ
ンジスタ２９２のアスペクト比及び電流密度よりも僅か
に大きい。ＰＭＯＳトランジスタ２６２，２６６，２６
８，２９８はトランジスタ２９２の電流密度よりも５又
は１０％小さい電流密度を有している。ＩＰＴＶＢＥ発
生器回路２００Ｂは、トランジスタ２８２及び抵抗２８
０が高い電圧を供給する場合であっても、電流Ｉ１１０
及びＩＰＴＡＴをマッチングさせる。
回路２００Ｂにおいて使用される場合には、ＰＭＯＳト
ランジスタ２６２，２６６，２６８，２９８のアスペク
ト比及び電流密度はバイアス回路２９０のＰＭＯＳトラ
ンジスタ２９２のアスペクト比及び電流密度よりも僅か
に大きい。ＰＭＯＳトランジスタ２６２，２６６，２６
８，２９８はトランジスタ２９２の電流密度よりも５又
は１０％小さい電流密度を有している。ＩＰＴＶＢＥ発
生器回路２００Ｂは、トランジスタ２８２及び抵抗２８
０が高い電圧を供給する場合であっても、電流Ｉ１１０
及びＩＰＴＡＴをマッチングさせる。
【００４１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、電流Ｉref，Ｉ１，Ｉ２の間の関係はトラ
ンジスタ２１，２２，２３の寸法を変えることによって
変化させることが可能である。ＭＯＳトランジスタはＢ
ＪＴトランジスタで置換させることが可能である。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、電流Ｉref，Ｉ１，Ｉ２の間の関係はトラ
ンジスタ２１，２２，２３の寸法を変えることによって
変化させることが可能である。ＭＯＳトランジスタはＢ
ＪＴトランジスタで置換させることが可能である。
【図１】 出力分岐部に異なる負荷装置が接続されてい
る従来の電流源２０を示した概略図。
る従来の電流源２０を示した概略図。
【図２】 従来技術において公知のカスコード型電流源
６０を示した概略図。
６０を示した概略図。
【図３Ａ】 本発明の１実施例に基づくカスコード電流
源１００Ａを示した概略図。
源１００Ａを示した概略図。
【図３Ｂ】 付加的電流発生回路８０Ｂ及び８０Ｃを具
備する図３Ａに示した本発明の１実施例を示した概略
図。
備する図３Ａに示した本発明の１実施例を示した概略
図。
【図４Ａ】 本発明の実施例を使用することの可能なＩ
ＰＴＡＴ発生器回路２００Ａを示した概略図。
ＰＴＡＴ発生器回路２００Ａを示した概略図。
【図４Ｂ】 本発明の実施例を使用することの可能なＩ
ＰＴＶＢＥ発生器回路２００Ｂを示した概略図。
ＰＴＶＢＥ発生器回路２００Ｂを示した概略図。
６５ 基準回路 ７０ 第一出力回路 ８０ 第二出力回路 ９０ バイアス回路 １００Ａ カスコード電流源
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−275320（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 3/26 H03F 3/343
Claims (7)
- 【請求項１】 負荷装置へ所定の電流を供給するカレン
トミラーにおいて、 基準電圧及び基準電流を供給する基準回路、 第一電源電圧と第一電気的ノードとの間に第一トランジ
スタが接続されており、前記第一トランジスタが前記基
準電圧に応答して前記基準電流の実質的に第一の所定の
倍数である電流を流す第一電流経路が前記第一電気的ノ
ードと第二電源電圧との間に接続されている基準出力回
路、 前記第一電源電圧と第二電気的ノードとの間に第二トラ
ンジスタが接続されており、前記第二トランジスタが前
記基準電圧に応答して前記基準電流の実質的に前記第一
の所定の倍数である電流を流す第二電流経路が前記第二
電気的ノードと前記第二電源電圧との間に接続されてお
り、前記第二電気的ノードが前記第一電気的ノードの電
圧とマッチングする電圧を有する構成とされているバイ
アス回路、 前記第一電源電圧と第三電気的ノードとの間に第三トラ
ンジスタが接続されており、前記第三トランジスタが前
記基準電圧に応答して前記基準電流の第二の所定の倍数
の電流を流す第三電流経路であって直列接続されている
カスコードトランジスタと負荷装置とを包含している第
三電流経路が前記第三電気的ノードと前記第二電源電圧
との間に接続されており、前記カスコードトランジスタ
が前記第二電気的ノードの電圧によって制御される出力
回路、を有していることを特徴とするカレントミラー。 - 【請求項２】 請求項１において、前記基準出力回路が
前記第一電気的ノードへ結合しているドレイン端子及び
ゲート端子を具備している第四トランジスタを有してお
り、且つ前記バイアス回路が前記第二電気的ノードへ結
合しているゲート端子を具備する第五トランジスタを有
していることを特徴とするカレントミラー。 - 【請求項３】 請求項２において、前記バイアス回路
が、更に、前記カスコードトランジスタのゲート端子へ
結合しているゲート端子と、前記第二電気的ノードへ結
合しているドレイン端子と、前記第五トランジスタのド
レイン端子へ結合しているソース端子とを具備している
第六トランジスタを有していることを特徴とするカレン
トミラー。 - 【請求項４】 請求項１において、前記第一の所定の倍
数及び前記第二の所定の倍数が実質的に等しいことを特
徴とするカレントミラー。 - 【請求項５】 請求項３において、前記カスコードトラ
ジスタ及び前記第六トランジスタが実質的に同一のアス
ペクト比を有していることを特徴とするカレントミラ
ー。 - 【請求項６】 請求項３において、前記カスコードトラ
ンジスタが前記第六トランジスタのアスペクト比よりも
より大きなアスペクト比を有していることを特徴とする
カレントミラー。 - 【請求項７】 請求項３において、更に、第二出力回路
を有しており、前記第二出力回路は互いに直列接続され
ているカスコードトランジスタと負荷装置とを有してお
り、前記第二出力回路の前記カスコードトランジスタ及
び前記第二出力回路の前記負荷装置は、前記第一出力回
路の前記カスコードトランジスタ及び前記出力回路の前
記負荷装置に比例して寸法が決定されていることを特徴
とするカレントミラー。
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-
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