KR100585010B1 - 대용량 커패시터 구동을 위한 연산 증폭기 - Google Patents

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Abstract

본 발명의 대용량 커패시터 구동을 위한 연산 증폭기는, 제어 회로를 추가함으로써, 수백 ㎊ ~ 수 ㎋의 커패시터를 부가적인 쇼트 회로 전류나 출력 측의 정전류 없이 충/방전 전류로 구동할 수 있는 대용량 커패시터 구동을 위한 연산 증폭기를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 정신호 입력 단자로 제1 신호를 입력받고, 부신호 입력 단자로 제2 신호를 입력받으며, 상기 제1 신호와 상기 제2 신호의 차를 증폭하고, 증폭된 제3 신호를 출력하는 입력 증폭 수단; 상기 제3 신호의 논리 단계에 대응하는 논리 단계를 갖는 제5 신호를 출력하며, 출력 제어 신호에 의한 스윙 폭을 갖는 제4 신호를 출력하는 출력 수단; 및 상기 제5 신호를 반전하고, 반전된 신호를 상기 출력 제어 신호로서 출력하는 제어 수단을 포함한다.
NMOS, PMOS, 커패시터, 출력 버퍼, 디스플레이

Description

대용량 커패시터 구동을 위한 연산 증폭기{OPERATIONAL AMPLIFIER FOR DRIVING CAPACITOR OF HIGH CAPACITY}
도 1은 종래의 대용량 커패시터 구동을 위한 연산 증폭기를 나타낸 블록도,
도 2는 종래의 대용량 커패시터 구동을 위한 연산 증폭기에 장착된 입력 증폭기를 나타낸 회로도,
도 3은 종래의 대용량 커패시터 구동을 위한 연산 증폭기에 장착된 출력단은 나타낸 회로도,
도 4는 본 발명의 일 실시예에 의한 대용량 커패시터 구동을 위한 연산 증폭기를 나타낸 블록도,
도 5는 본 발명의 일 실시예에 의한 대용량 커패시터 구동을 위한 연산 증폭기에 장착된 출력 수단을 나타낸 회로도,
도 6a 내지 도 6c는 본 발명의 일 실시예에 의한 대용량 커패시터 구동을 위한 연산 증폭기에 장착된 제어 수단을 나타낸 회로도,
도 7은 본 발명의 다른 일 실시예에 의한 대용량 커패시터 구동을 위한 연산 증폭기에 장착된 출력 수단를 나타낸 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
110 : 입력 증폭기
120 : 출력단
410 : 입력 증폭 수단
420 : 출력 수단
430 : 제어 수단
본 발명은 대용량 커패시터 구동을 위한 연산 증폭기에 관한 것으로, 특히, 디지털 디스플레이 구동 회로 등의 다양한 분야에 있어서 출력 버퍼로 사용되어, 빠른 충/방전과 저전력을 동시에 구현하는 연산 증폭기에 관한 것이다.
일반적으로, 출력 버퍼로 사용되는 일반적인 연산 증폭기(Op-Amp)는 도 1에 도시된 바와 같이, 정신호 입력 단자로 신호(vi(+))를 입력받고, 부신호 입력 단자로 신호(vi(-))를 입력받으며, 신호(vi(+))와 신호(vi(-))의 차를 증폭하며, 출력 단자로 증폭된 신호(vout1)를 출력하는 입력 증폭기(110)와, 입력 증폭기(110)에서 증폭된 신호(vout1)를 입력받고 출력 스윙 폭을 확보함으로써 대용량 커패시터의 충/방전시 구동 능력을 키우는 출력단(120)을 포함한다.
도 2는 종래의 대용량 커패시터 구동을 위한 연산 증폭기에 장착된 입력 증 폭기를 나타낸 회로도로서, 이는 일반적인 레일 대 레일 폴디드 캐스코드 연산 증폭기(Rail-to-Rail Folded Cascode Op-Amp)의 구조와 동일하므로 자세한 설명은 생략한다.
도 3은 종래의 대용량 커패시터 구동을 위한 출력단에 장착된 출력단을 나타낸 회로도로서, 이러한 출력단(120)은, 게이트 단자는 입력 증폭기(110)에서 출력한 신호(vout1)를 입력받고, 드레인 단자는 VDD에 연결되며, 소스 단자는 제2 NMOS 트랜지스터(N32)의 드레인 단자에 연결되는 제1 NMOS 트랜지스터(N31)와, 게이트 단자는 바이어스 전압(vb1)을 입력받고, 드레인 단자는 제1 NMOS 트랜지스터(N31)의 소스 단자에 연결되며, 소스 단자는 접지되는 제2 NMOS 트랜지스터(N32)와, 소스 단자는 VDD에 접지되고, 게이트 단자는 신호(vb4)를 입력받으며, 드레인 단자는 제2 PMOS 트랜지스터(P32)의 소스 단자에 연결되는 제1 PMOS 트랜지스터(P31)와, 소스 단자는 제1 PMOS 트랜지스터(P31)의 드레인 단자에 연결되고, 게이트 단자는 드레인 단자와 묶이며, 드레인 단자는 제3 NMOS 트랜지스터(N33)의 드레인 단자와 연결되는 제2 PMOS 트랜지스터(P32)와, 드레인 단자는 제2 PMOS 트랜지스터(P32)의 드레인 단자와 연결되고, 게이트 단자는 드레인 단자와 묶이며, 소스 단자는 제2 NMOS 트랜지스터(N32)의 드레인 단자에 연결되는 제3 NMOS 트랜지스터(N33)와, 게이트 단자는 바이어스 전압(vb1)을 입력받고, 드레인 단자는 제3 NMOS 트랜지스터(N33)의 소스 단자에 연결되며, 소스 단자는 접지되는 제4 NMOS 트랜지스터(N34)와, 소스 단자는 VDD에 연결되고, 게이트 단자는 제1 PMOS 트랜지스터(P31)의 드레인 단자에 연결되며, 드레인 단자는 신호(vout2)를 출력하는 외부 출력 단자에 연결되는 제3 PMOS 트랜지스터(P33)와, 드레인 단자는 제3 PMOS 트랜지스터(P33)의 드레인 단자에 연결되고, 게이트 단자는 제4 NMOS 트랜지스터(N34)의 드레인 단자에 연결되며, 소스 단자는 접지되는 제5 NMOS 트랜지스터(N35)를 포함한다. 이러한 출력단(120)은, 상술한 바에서도 알 수 있듯이, 공통 소스 증폭기를 이용한 푸시-풀 스테이지(Push-Pull Stage)로 구성된다. 여기서, 제1 NMOS 트랜지스터(N31) 및 제2 NMOS 트랜지스터(N32)는 신호(vout1)의 신호를 제2 노드(vd)로 전달하는 소오스 폴로워 역할을 한다.
그러나, 이러한 종래의 대용량 커패시터를 위한 연산 증폭기는, 출력단 스윙시 쇼트 회로 전류를 최소화하기 위하여 제1 노드(vu)와 제2 노드(vd)의 전압차가
Figure 112002011728566-pat00001
이상이 되어야 하지만, 쇼트 회로 전류를 최소화하기 위해 제1 노드(vu)와 제2 노드(vd)의 전압차를 크게 하면, vu와 vd의 변화 폭이 제한되므로, 그에 따라 구동 능력이 제한되는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 제어 회로를 추가함으로써, 수백 ㎊ ~ 수 ㎋의 커패시터를 부가적인 쇼트 회로 전류나 출력 측의 정전류 없이 충/방전 전류로 구동할 수 있는 대용량 커패시터 구동을 위한 연산 증폭기를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 대용량 커패시터 구동을 위한 연산 증폭기는, 정신호 입력 단자로 제1 신호를 입력받고, 부신호 입력 단자로 제2 신호를 입력받으며, 상기 제1 신호와 상기 제2 신호의 차를 증폭하고, 증폭된 제3 신호를 출력하는 입력 증폭 수단; 상기 제3 신호의 논리 단계에 대응하는 논리 단계를 갖는 제5 신호를 출력하며, 출력 제어 신호에 의한 스윙 폭을 갖는 제4 신호를 출력하는 출력 수단; 및 상기 제5 신호를 반전하고, 반전된 신호를 상기 출력 제어 신호로서 출력하는 제어 수단을 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일 실시예에 의한 대용량 커패시터 구동을 위한 연산 증폭기를 나타낸 블록도로서, 본 발명의 대용량 커패시터 구동을 위한 연산 증폭기는, 입력 증폭 수단(410), 출력 수단(420) 및 제어 수단(430)을 포함한다.
입력 증폭 수단(410)은, 정신호 입력 단자로 제1 신호(vi(+))를 입력받고, 부신호 입력 단자로 제2 신호(vi(-))를 입력받으며, 상기 제1 신호(vi(+))와 상기 제2 신호(vi(-))의 차를 증폭하고, 후술하는 출력 수단(420)으로 증폭된 제3 신호(vout1)를 출력하는 역할을 한다. 여기서 상기 입력 증폭 수단(410)은, 레일 대 레일 폴디드 캐스코드 연산 증폭기(Rail-to-Rail Folded Cascode Op-Amp)의 구조를 갖는다.
또한, 출력 수단(420)은, 상기 입력 증폭 수단(410)에서 상기 제3 신호(vout1)를 입력받고, 후술하는 제어 수단(430)으로 제5 신호(vs)를 출력하고, 후술하는 제어 수단(430)으로부터 하이(High)/로우(Low)의 두 개 중 하나의 논리 단계를 갖는 출력 제어 신호(vc)를 입력받아, 출력 스윙 폭을 확보하여 제4 신호(vout2)를 출력함으로써 대용량 커패시터의 충/방전시 구동 능력을 키우는 역할을 한다.
한편, 제어 수단(430)은, 상기 출력 수단으로부터 제5 신호(vs)를 입력받아, 상기 제5 신호(vs)가 하이 신호인 경우에는 로우 신호인 출력 제어 신호(vc)를 출력하고, 상기 제5 신호(vs)가 로우 신호인 경우에는 하이 신호인 출력 제어 신호(vc)를 출력하는 역할을 한다.
도 5는 본 발명의 일 실시예에 의한 대용량 커패시터 구동을 위한 연산 증폭기에 장착된 출력 수단(420)을 나타낸 회로도로서, 본 발명의 연산 증폭기에 장착된 출력 수단(420)은, 제1 NMOS 트랜지스터(N51), 제2 NMOS 트랜지스터(N52), 제3 NMOS 트랜지스터(N53), 제4 NMOS 트랜지스터(N54), 제5 NMOS 트랜지스터(N55), 제6 NMOS 트랜지스터(N56), 제1 PMOS 트랜지스터(P51), 제2 PMOS 트랜지스터(P52), 제3 PMOS 트랜지스터(P53)를 포함한다.
제1 NMOS 트랜지스터(N51)는, 게이트 단자는 상기 입력 증폭기(410)에서 출력한 제3 신호(vout1)를 입력받고, 드레인 단자는 VDD에 연결되며, 소스 단자는 후술하는 제2 NMOS 트랜지스터(N52)의 드레인 단자에 연결된다.
또한, 제2 NMOS 트랜지스터(N52)는, 게이트 단자는 제1 바이어스 전압(vb1)를 입력받고, 드레인 단자는 상기 제1 NMOS 트랜지스터(N51)의 소스 단자에 연결되는 동시에 상기 제어 수단(430)으로 제5 신호(vs)를 출력하는 단자에 연결되며, 소스 단자는 접지된다.
한편, 제1 PMOS 트랜지스터(P51)는, 소스 단자는 VDD에 접지되고, 게이트 단자는 제2 바이어스 전압(vb4)를 입력받으며, 드레인 단자는 후술하는 제2 PMOS 트랜지스터(P52)의 소스 단자에 연결된다.
또한, 제2 PMOS 트랜지스터(P52)는, 소스 단자는 상기 제1 PMOS 트랜지스터(P51)의 드레인 단자에 연결되고, 게이트 단자는 드레인 단자와 묶이며, 드레인 단자는 후술하는 제6 NMOS 트랜지스터(N56)의 드레인 단자와 연결된다.
한편, 제3 NMOS 트랜지스터(N53)는, 드레인 단자는 후술하는 제6 PMOS 트랜지스터(P56)의 드레인 단자와 연결되고, 게이트 단자는 드레인 단자와 묶이며, 소스 단자는 상기 제2 NMOS 트랜지스터(N52)의 드레인 단자에 연결되는 동시에 상기 제어 수단(430)으로 제5 신호(vs)를 출력하는 단자에 연결된다.
또한, 제4 NMOS 트랜지스터(N54)는, 게이트 단자는 제1 바이어스 전압(vb1)를 입력받고, 드레인 단자는 상기 제3 NMOS 트랜지스터(N53)의 소스 단자에 연결되며, 소스 단자는 접지된다.
한편, 제3 PMOS 트랜지스터(P53)는, 소스 단자는 VDD에 연결되고, 게이트 단자는 상기 제1 PMOS 트랜지스터(P51)의 드레인 단자에 연결되며, 드레인 단자는 제4 신호(vout2)를 출력하는 외부 출력 단자에 연결된다.
또한, 제5 NMOS 트랜지스터(N55)는, 드레인 단자는 상기 제3 PMOS 트랜지스터(P53)의 드레인 단자에 연결되고, 게이트 단자는 상기 제4 NMOS 트랜지스터(N54)의 드레인 단자에 연결되는 동시에 상기 제어 수단(430)으로 상기 제5 신호(vs)를 출력하는 단자에 연결되며, 소스 단자는 접지된다.
한편, 제6 NMOS 트랜지스터(N56)는, 드레인 단자는 상기 제2 PMOS 트랜지스터(P52)의 드레인 단자에 연결되고, 소스 단자는 상기 제3 NMOS 트랜지스터(N53)의 드레인 단자와 연결되며, 게이트 단자는 상기 제어 수단(430)으로부터 출력 제어 신호(vc)를 입력받는다.
도 6a~6c는 본 발명의 일 실시예에 의한 대용량 커패시터 구동을 위한 연산 증폭기에 장착된 제어 수단(430)을 나타낸 회로도로서, 이는 상기 제5 NMOS 트랜지스터(N55)의 게이트 전압의 변동을 감지하여 스위치 출력 제어 신호를 출력하는 인버터 회로의 형태이다.
도 6a에 의하면, 상기 제어 수단(430)은, 제7 NMOS 트랜지스터(N61) 및 제8 NMOS 트랜지스터(N62)를 포함한다.
제7 NMOS 트랜지스터(N61)는 게이트 단자는 상기 제5 신호(vs)를 입력받고, 소스 단자는 접지되며, 드레인 단자는 상기 출력 제어 신호(vc)를 출력하는 단자에 연결된다.
또한, 제8 NMOS 트랜지스터(N62)는 드레인 단자는 VDD에 연결되고, 게이트 단자는 상기 드레인 단자에 묶이며, 소스 단자는 상기 출력 제어 신호(vc)를 출력하는 단자에 연결된다.
도 6b에 의하면, 상기 제어 수단(430)은, 제7 NMOS 트랜지스터(N61) 및 제4 PMOS 트랜지스터(P61)를 포함한다.
제7 NMOS 트랜지스터(N61)는 게이트 단자는 상기 제5 신호(vs)를 입력받고, 소스 단자는 접지되며, 드레인 단자는 상기 출력 제어 신호(vc)를 출력하는 단자에 연결된다.
또한, 제4 PMOS 트랜지스터(P61)는 소스 단자는 VDD에 연결되고, 게이트 단자는 드레인 단자에 묶이며, 드레인 단자는 상기 출력 제어 신호(vc)를 출력하는 단자에 연결된다.
도 6c에 의하면, 상기 제어 수단(430)은, 제7 NMOS 트랜지스터(N61), 제4 PMOS 트랜지스터(P61) 및 제5 PMOS 트랜지스터(P62)를 포함한다.
제7 NMOS 트랜지스터(N61)는 게이트 단자는 상기 제5 신호(vs)를 입력받고, 소스 단자는 접지되며, 드레인 단자는 후술하는 제5 PMOS 트랜지스터(P62)의 드레 인 단자에 연결된다.
또한, 제4 PMOS 트랜지스터(P61)는 소스 단자는 VDD에 연결되고, 게이트 단자는 드레인 단자에 묶이며, 드레인 단자는 상기 출력 제어 신호(vc)를 출력하는 단자에 연결된다.
한편, 제5 PMOS 트랜지스터(P62)는, 게이트 단자는 접지되고, 드레인 단자는 상기 제7 NMOS 트랜지스터(N61)의 드레인 단자에 연결되며, 소스 단자는 상기 출력 제어 신호(vc)를 출력하는 단자에 연결된다.
상술한 본 발명의 일 실시예에 의한 대용량 커패시터 구동을 위한 연산 증폭기의 동작에 관하여, 도 5를 참조하여 이하에 설명한다.
출력 MOS 트랜지스터인 제5 NMOS 트랜지스터(N55)의 게이트 전압이 문턱 전압(VTH) 미만일 때는, 상기 제5 NMOS 트랜지스터(N55)는 컷오프(Cutoff) 상태가 되어, 로우(Low)인 제5 신호(vs)가 출력되므로, 출력 제어 신호(vc)는 하이(High)가 되고, 상기 출력 제어 신호(vc)를 게이트 단자로 입력받는 상기 제6 NMOS 트랜지스터(N56)는 도통 상태가 된다. 이 때, 제1 NMOS 트랜지스터(N51)의 게이트 단자로 입력된 제3 신호(vout1)는 그대로 제1 노드(vu)로 전달되어, 출력 단자는 제4 신호(vout2)를 출력함으로써 충전 동작을 하게 된다.
출력 MOS 트랜지스터인 제5 NMOS 트랜지스터(N55)의 게이트 전압이 문턱 전압(VTH) 이상일 때는, 출력 제어 신호(vc)는 로우(Low)가 되고, 제1 PMOS 트랜지스터(P51)가 컷오프 상태로 되어 제1 노드(vu)가 VDD로 고정되어, 제3 PMOS 트랜지스터(P53)가 동작하지 않으므로, 방전 동작 시 쇼트 회로 전류가 흐르지 않는다.
출력 전압이 일정하게 고정되어 스윙하지 않는 경우에는, 상기 제3 PMOS 트랜지스터(P53)와 상기 제5 NMOS 트랜지스터(N55)의 양 MOS 트랜지스터가 동시에 턴 온되지 않으므로, 부하 커패시터 구동 MOS 트랜지스터인 상기 제3 PMOS 트랜지스터(P53) 및 상기 제5 NMOS 트랜지스터(N55)에는 전류가 흐르지 않고, 상기 출력 수단(420)은 제2 NMOS 트랜지스터(N52) 및 제4 NMOS 트랜지스터(N54)를 포함하는 바이어스 회로와 상기 제어 수단(430)에 흐르는 최소의 전류로 동작하게 된다.
즉, 도 5에 도시된 회로는, 제6 NMOS 트랜지스터(N56)를 부하 커패시터 충전 시에는 버츄얼 쇼트(Virtual Short)시키고, 방전 시에는 컷 오프시킴으로써, 쇼트 회로 전류를 줄이기 위해 제1 노드(vu)와 제2 노드(vd) 사이의 전압을
Figure 112002011728566-pat00002
로 제한하지 않게 된다.
도 7은 본 발명의 다른 일 실시예에 의한 대용량 커패시터 구동을 위한 연산 증폭기를 나타낸 회로도로서, 본 발명의 연산 증폭기에 장착된 출력 수단(420)은, 제1 PMOS 트랜지스터(P71), 제2 PMOS 트랜지스터(P72), 제3 PMOS 트랜지스터(P73), 제4 PMOS 트랜지스터(P74), 제5 PMOS 트랜지스터(P75), 제6 PMOS 트랜지스터(P76), 제1 NMOS 트랜지스터(N71), 제2 NMOS 트랜지스터(N72), 제3 NMOS 트랜지스터(N73)를 포함한다.
제1 PMOS 트랜지스터(P71)는, 게이트 단자는 제2 바이어스 전압(vb4)를 입력받고, 드레인 단자는 후술하는 제2 PMOS 트랜지스터(P72)의 소스 단자에 연결되는 동시에 상기 제어 수단(430)으로 제5 신호(vs)를 출력하는 단자에 연결되며, 소스 단자는 VDD에 연결된다.
또한, 제2 PMOS 트랜지스터(P72)는, 게이트 단자는 상기 입력 증폭기(410)에서 출력한 제3 신호(vout1)를 입력받고, 드레인 단자는 접지되며, 소스 단자는 후술하는 제3 PMOS 트랜지스터(P73)의 드레인 단자에 연결된다.
한편, 제3 PMOS 트랜지스터(P73)는, 소스 단자는 VDD에 접지되고, 게이트 단자는 제2 바이어스 전압(vb4)를 입력받으며, 드레인 단자는 상기 제1 PMOS 트랜지스터(P71)의 드레인 단자에 연결된다.
또한, 제4 PMOS 트랜지스터(P74)는, 소스 단자는 상기 제3 PMOS 트랜지스터(P73)의 드레인 단자에 연결되고, 게이트 단자는 드레인 단자와 묶이며, 드레인 단자는 후술하는 제6 PMOS 트랜지스터(P76)의 소스 단자와 연결된다.
한편, 제1 NMOS 트랜지스터(N71)는, 드레인 단자는 상기 제6 PMOS 트랜지스터(P76)의 드레인 단자와 연결되고, 게이트 단자는 드레인 단자와 묶이며, 소스 단자는 후술하는 제2 NMOS 트랜지스터(N72)의 드레인 단자에 연결되는 동시에 후술하는 제3 NMOS 트랜지스터(N73)의 게이트 단자에 연결된다.
또한, 제2 NMOS 트랜지스터(N72)는, 게이트 단자는 제1 바이어스 전압(vb1)를 입력받고, 드레인 단자는 상기 제1 NMOS 트랜지스터(N71)의 소스 단자에 연결되며, 소스 단자는 접지된다.
한편, 제5 PMOS 트랜지스터(P75)는, 소스 단자는 VDD에 연결되고, 게이트 단자는 상기 제3 PMOS 트랜지스터(P73)의 드레인 단자에 연결되는 동시에 제5 신호(vs)를 출력하는 단자에 연결되며, 드레인 단자는 제4 신호(vout2)를 출력하는 외부 출력 단자에 연결된다.
또한, 제3 NMOS 트랜지스터(N73)는, 드레인 단자는 상기 제5 PMOS 트랜지스터(P75)의 드레인 단자에 연결되고, 게이트 단자는 상기 제2 NMOS 트랜지스터(N72)의 드레인 단자에 연결되며, 소스 단자는 접지된다.
한편, 제6 PMOS 트랜지스터(P76)는, 소스 단자는 상기 제4 PMOS 트랜지스터(N74)의 드레인 단자에 연결되고, 드레인 단자는 상기 제1 NMOS 트랜지스터(N71)의 드레인 단자와 연결되며, 게이트 단자는 상기 제어 수단(430)으로부터 출력 제어 신호(vc)를 입력받는다.
즉, 도 7의 장치는, 도 5의 출력 수단에서 3개의 NMOS 트랜지스터를 PMOS로 교환한 상보적인 구조를 갖는 것을 제외하면, 기능적으로 동일하므로, 동작에 대한 설명은 생략한다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은, 제어 회로를 추가함으로써, 수백 ㎊ ~ 수 ㎋의 커패시터를 부가적인 쇼트 회로 전류나 출력 측의 정전류 없이 충/방전 전류로 구동할 수 있는 이점이 있다.

Claims (6)

  1. 정신호 입력 단자로 제1 신호를 입력받고, 부신호 입력 단자로 제2 신호를 입력받으며, 상기 제1 신호와 상기 제2 신호의 차를 증폭하고, 증폭된 제3 신호를 출력하는 입력 증폭 수단;
    상기 제3 신호의 논리 단계에 대응하는 논리 단계를 갖는 제5 신호를 출력하며, 출력 제어 신호에 의한 스윙 폭을 갖는 제4 신호를 출력하는 출력 수단; 및
    상기 제5 신호를 반전하고, 반전된 신호를 상기 출력 제어 신호로서 출력하는 제어 수단
    을 포함하는 것을 특징으로 하는 대용량 커패시터 구동을 위한 연산 증폭기.
  2. 제1항에 있어서, 상기 출력 수단은,
    게이트 단자는 상기 입력 증폭 수단에서 출력한 제3 신호를 입력받고, 드레인 단자는 VDD에 연결되며, 소스 단자는 상기 제어 수단으로 제5 신호를 출력하는 단자에 연결되는 제1 NMOS 트랜지스터;
    게이트 단자는 제1 바이어스 전압를 입력받고, 드레인 단자는 상기 제1 NMOS 트랜지스터의 소스 단자에 연결되며, 소스 단자는 접지되는 제2 NMOS 트랜지스터;
    소스 단자는 VDD에 접지되고, 게이트 단자는 제2 바이어스 전압를 입력받는 제1 PMOS 트랜지스터;
    소스 단자는 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 드레인 단자와 묶이는 제2 PMOS 트랜지스터;
    게이트 단자는 드레인 단자와 묶이고, 소스 단자는 상기 제2 NMOS 트랜지스터의 드레인 단자에 연결되는 제3 NMOS 트랜지스터;
    게이트 단자는 제1 바이어스 전압를 입력받고, 드레인 단자는 상기 제3 NMOS 트랜지스터의 소스 단자에 연결되며, 소스 단자는 접지되는 제4 NMOS 트랜지스터;
    소스 단자는 VDD에 연결되고, 게이트 단자는 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결되며, 드레인 단자는 제4 신호를 출력하는 외부 출력 단자에 연결되는 제3 PMOS 트랜지스터;
    드레인 단자는 상기 제3 PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 상기 제4 NMOS 트랜지스터의 드레인 단자에 연결되며, 소스 단자는 접지되는 제5 NMOS 트랜지스터; 및
    드레인 단자는 상기 제2 PMOS 트랜지스터의 드레인 단자에 연결되고, 소스 단자는 상기 제3 NMOS 트랜지스터의 드레인 단자와 연결되며, 게이트 단자는 상기 제어 수단으로부터 출력 제어 신호를 입력받는 제6 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 대용량 커패시터 구동을 위한 연산 증폭기.
  3. 제1항에 있어서, 상기 출력 수단은,
    게이트 단자는 제2 바이어스 전압를 입력받고, 드레인 단자는 상기 제어 수단으로 제5 신호를 출력하는 단자에 연결되며, 소스 단자는 VDD에 연결되는 제1 PMOS 트랜지스터;
    게이트 단자는 상기 입력 증폭 수단에서 출력한 제3 신호를 입력받고, 드레인 단자는 접지되는 제2 PMOS 트랜지스터;
    소스 단자는 VDD에 연결되고, 게이트 단자는 상기 제2 바이어스 전압를 입력받으며, 드레인 단자는 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결되는 제3 PMOS 트랜지스터;
    소스 단자는 상기 제3 PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 드레인 단자와 묶이는 제4 PMOS 트랜지스터;
    게이트 단자는 드레인 단자와 묶이는 제1 NMOS 트랜지스터;
    게이트 단자는 제1 바이어스 전압를 입력받고, 드레인 단자는 상기 제1 NMOS 트랜지스터의 소스 단자에 연결되며, 소스 단자는 접지되는 제2 NMOS 트랜지스터;
    소스 단자는 VDD에 연결되고, 게이트 단자는 상기 제3 PMOS 트랜지스터의 드레인 단자에 연결되는 동시에 제5 신호를 출력하는 단자에 연결되며, 드레인 단자는 제4 신호를 출력하는 외부 출력 단자에 연결되는 제5 PMOS 트랜지스터;
    드레인 단자는 상기 제5 PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 상기 제2 NMOS 트랜지스터의 드레인 단자에 연결되며, 소스 단자는 접지되는 제3 NMOS 트랜지스터; 및
    소스 단자는 상기 제4 PMOS 트랜지스터의 드레인 단자에 연결되고, 드레인 단자는 상기 제1 NMOS 트랜지스터의 드레인 단자와 연결되며, 게이트 단자는 상기 제어 수단으로부터 출력 제어 신호(vc)를 입력받는 제6 PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 대용량 커패시터 구동을 위한 연산 증폭기.
  4. 제1항, 제2항 및 제3항 중 어느 한 항에 있어서, 상기 제어 수단은,
    게이트 단자는 상기 제5 신호를 입력받고, 소스 단자는 접지되며, 드레인 단자는 상기 출력 제어 신호를 출력하는 단자에 연결되는 제7 NMOS 트랜지스터; 및
    드레인 단자는 VDD에 연결되고, 게이트 단자는 상기 드레인 단자에 묶이며, 소스 단자는 상기 출력 제어 신호의 출력 단자를 형성하는 제8 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 대용량 커패시터 구동을 위한 연산 증폭기.
  5. 제1항, 제2항 및 제3항 중 어느 한 항에 있어서, 상기 제어 수단은,
    게이트 단자는 상기 제5 신호를 입력받고, 소스 단자는 접지되며, 드레인 단자는 상기 출력 제어 신호를 출력하는 단자에 연결되는 제7 NMOS 트랜지스터; 및
    소스 단자는 VDD에 연결되고, 게이트 단자는 드레인 단자에 묶이며, 드레인 단자는 상기 출력 제어 신호의 출력 단자를 형성하는 제4 PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 대용량 커패시터 구동을 위한 연산 증폭기.
  6. 제1항, 제2항 및 제3항 중 어느 한 항에 있어서, 상기 제어 수단은,
    게이트 단자는 상기 제5 신호를 입력받고, 소스 단자는 접지되는 제7 NMOS 트랜지스터;
    소스 단자는 VDD에 연결되고, 게이트 단자는 드레인 단자에 묶이며, 드레인 단자는 상기 출력 제어 신호를 출력하는 단자에 연결되는 제4 PMOS 트랜지스터; 및
    게이트 단자는 접지되고, 드레인 단자는 상기 제7 NMOS 트랜지스터의 드레인 단자에 연결되며, 소스 단자는 상기 출력 제어 신호의 출력 단자를 형성하는 단자에 연결되는 제5 PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 대용량 커패시터 구동을 위한 연산 증폭기.
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