TWI492205B - 一種源極驅動器的輸出緩衝電路 - Google Patents
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Description
本發明係有關於一種源極驅動器的輸出緩衝電路,特別是關於一種用於箝制運算放大器之源極驅動器充放電電壓所產生過衝的輸出緩衝電路。
現今許多可攜式電子產品的設計係以輕、薄、短、小為目標。然而,這些電子產品在利用運算放大器的電路設計上可能產生反應遲鈍的問題。
請參閱第一A圖,其係為習知運算放大器的電路圖。運算放大器1的正電源輸入端係電性連接至PMOS(Mp),負電源輸入端係電性連接至NMOS(Mn),藉此根據PMOS(Mp)及NMOS(Mn)的閘極電壓Vgp、Vgn作為運算放大器1的工作電壓。
運算放大器1由正輸入端(+)接收輸入電壓Vin,當運算放大器1進行充電時,可藉由增加輸入電壓Vin提升PMOS(Mp)的閘極電壓Vgp。當運算放大器1進行放電時,可藉由降低輸入電壓Vin以減小NMOS(Mn)的閘極電壓Vgn。
如第一B圖及第一C圖所示,其係為運算放大器1針對閘極電壓Vgp充電及Vgn放電的示意圖。由於目前一般可攜式電子裝置的頻寬較小、電流較低,因此,當運算放大器1以輸入電壓Vin進行充電或者放電時,將使得閘極電壓Vgp或Vgn產生過衝(overshoot)的現象。換句話說,欲將閘極電壓Vgp充電至輸入電壓
Vin的準位時,由於過衝的現象,將造成閘極電壓Vgp充電至輸入電壓Vin的時間變長,使得可攜式電子裝置的反應遲鈍。相似地,第一C圖所示針對閘極電壓Vgn放電所造成過衝的現象亦具有相同的問題。
因此,亟需提出一種可箝制運算放大器之源極驅動器充放電電壓的電路。
本發明提供一種源極驅動器的輸出緩衝電路,包括二差動輸入運算放大器、複數個電流鏡以及箝制電路。二差動輸入運算放大器係接收一輸入電壓以分別產生一第一輸入電流及一第二輸入電流。複數個電流鏡其中之二分別接收第一輸入電流及第二輸入電流。箝制電路電性連接一電壓輸出端、一正電源輸入端、一負電源輸入端及二電流鏡。箝制電路包含一第一輸入電晶體、一第二輸入電晶體及一致動開關。第一輸入電晶體電性連接接收第一輸入電流之電流鏡,以根據第一輸入電流產生一第一致動電流。第二輸入電晶體電性連接接收第二輸入電流之電流鏡,以根據第二輸入電流產生一第二致動電流。致動開關根據第一致動電流及第二致動電流開啟,使電壓輸出端電性連接正電源輸入端或負電源輸入端。
據此,本發明源極驅動器的輸出緩衝電路,藉由箝制電路的作用,可於充、放電時箝制運算放大器正、負電源輸入端的工作電壓準位,減小其過衝的時間,使得利用本發明輸出緩衝電路的可攜式電子產品可進一步提升其充放電時的反應速度。
1‧‧‧運算放大器
2、3‧‧‧輸出緩衝電路
21、31‧‧‧二差動輸入運算放大器
22、32‧‧‧複數個電流鏡
23、33‧‧‧箝制電路
Vin‧‧‧輸入電壓
Vout‧‧‧電壓輸出端
Vgp、Vgn‧‧‧閘極電壓
VDDA‧‧‧正電源端
Vg5~Vg8‧‧‧閘極電壓
VA‧‧‧第一節點電壓
VE‧‧‧第二節點電壓
Mp、Mn‧‧‧MOS電晶體
M1~M12‧‧‧電晶體
Min1‧‧‧第一輸入電晶體
Min2‧‧‧第二輸入電晶體
Msw1、Msw2‧‧‧致動開關
CM1~CM4‧‧‧電流鏡
I1‧‧‧第一電流
I2‧‧‧第二電流
Iin1‧‧‧第一輸入電流
Iin2‧‧‧第二輸入電流
Ic1‧‧‧第一定電流
Ic2‧‧‧第二定電流
Ien1‧‧‧第一致動電流
Ien2‧‧‧第二致動電流
第一A圖係為習知運算放大器的電路圖;第一B圖係為運算放大器針對閘極電壓充電的示意圖;第一C圖係為運算放大器針對閘極電壓放電的示意圖;第二圖係為本發明源極驅動器的輸出緩衝電路示意圖;第三A圖係為本發明輸出緩衝電路充電的電路圖;以及第三B圖係為本發明輸出緩衝電路放電的電路圖。
請參閱第二圖,係為本發明源極驅動器的輸出緩衝電路示意圖。詳細的輸出緩衝電路2、3可參閱第三A圖及第三B圖。輸出緩衝電路2包括二差動輸入運算放大器21、複數個電流鏡22以及箝制電路23。二軌對軌(rail to rail)電路21係接收一輸入電壓Vin以分別產生一第一輸入電流Iin1及一第二輸入電流Iin2。複數個電流鏡22其中之二電流鏡CM1、CM2分別接收第一輸入電流Iin1及第二輸入電流Iin2。箝制電路23電性連接一電壓輸出端Vout、一正電源輸入端Vgp、一負電源輸入端Vgn及二電流鏡CM1、CM2,並經由一PMOS Mp及一NMOS Mn分別電性連接一正電源端VDDA及一負電源端(接地端)。箝制電路23包含一第一輸入電晶體Min1、一第二輸入電晶體Min2及一致動開關Msw1。第一輸入電晶體Min1電性連接接收第一輸入電流Iin1之電流鏡CM1,以根據第一輸入電流Iin1產生一第一致動電流Ien1。第二輸入電晶體Min2電性連接接收第二輸入電流Iin2之電流鏡CM2,以根據第二輸入電流Iin2產生一第二致動電流Ien2。致動開關Msw1根據第一致動電流Ien1及第二致動電流Ien2開啟,使電壓輸出端Vout電性連接正電源輸入端
Vgp或負電源輸入端Vgn。此外,於以下實施例中,為簡潔說明,電壓輸出端Vout具有一輸出電壓Vout,正電源輸入端Vgp具有一閘極電壓Vgp,負電源輸入端Vgn具有一閘極電壓Vgn,正電源端VDDA具有一電源電壓VDDA,其係表示為該端點具有一節點電壓,習知技藝者應可明確了解其意義,於此不再贅述。
請參閱第三A圖,係為本發明輸出緩衝電路2充電的電路圖。二差動輸入運算放大器21包括一n型差動輸入之差動輸入運算放大器以及一p型差動輸入之差動輸入運算放大器。
n型差動輸入之差動輸入運算放大器包含一n型差動對電晶體(M1,M2)及一第一電流源M6,其中第一電流源係為一NMOS。n型差動對電晶體(M1,M2)包含源極互相電性連接的二NMOS,且M1的閘極接收輸入電壓Vin以產生一第一電流I1,M2的閘極電性連接電壓輸出端Vout。第一電流源M6電性連接n型差動對電晶體(M1,M2)的源極,以提供n型差動對電晶體(M1,M2)一第一定電流Ic1,其中上述的第一輸入電流Iin1係為第一定電流Ic1扣除第一電流I1。
p型差動輸入之差動輸入運算放大器包含一p型差動對電晶體(M3,M4)及一第二電流源M5,其中第二電流源係為一PMOS。p型差動對電晶體(M3,M4)包含源極互相電性連接的二PMOS,且M3的閘極與M1的閘極電性連接,以接收輸入電壓Vin產生一第二電流I2。此外,M4的閘極電性連接M2的閘極及電壓輸出端Vout。第二電流源M5電性連接p型差動對電晶體(M3,M4)的源極,以提供p型差動對電晶體(M3,M4)一第二定電流Ic2,其中上述的第二輸入電流Iin2係為第二定電流Ic2扣除第二電流I2。
複數個電流鏡22包括第一電流鏡CM1及第二電流鏡CM2。第一電流鏡CM1具有電性連接n型差動對電晶體(M1,M2)之M2汲極的第一節點,以自第
一節點接收第一輸入電流Iin1,而第一節點具有第一節點電壓VA,使第一節點電壓VA跟隨第一輸入電流Iin1的大小變化。第二電流鏡CM2具有電性連接p型差動對電晶體(M3,M4)之M4汲極的第二節點,以自第二節點接收第二輸入電流Iin2,而第二節點具有第二節點電壓VE,使第二節點電壓VE跟隨第二輸入電流Iin2的大小變化。
複數個電流鏡22更包括第三電流鏡CM3及第四電流鏡CM4。第三電流鏡CM3電性連接第一電流鏡CM1及第四電流鏡CM4,第四電流鏡CM4電性連接第二電流鏡CM2及第三電流鏡CM3,亦即第三電流鏡CM3及第四電流鏡CM4彼此電性連接,且電性連接於第一電流鏡CM1及第二電流鏡CM2之間,作為第一輸入電流Iin1及第二輸入電流Iin2之間的電流緩衝。
此外,第一輸入電晶體Min1電性連接第一節點,第二輸入電晶體Min2電性連接第二節點,使第一輸入電晶體Min1及第二輸入電晶體Min2可分別根據第一節點電壓VA及第二節點電壓VE的大小產生第一致動電流Ien1及第二致動電流Ien2。換句話說,第一致動電流Ien1及第二致動電流Ien2係間接根據第一輸入電流Iin1及第二輸入電流Iin2的大小變化。
於本發明之實施例中,致動開關Msw1包括一第一致動電晶體M7、一第二致動電晶體M8及一緩衝電晶體M9,其中第一致動電晶體係為PMOS,第二致動電晶體係為NMOS。第一致動電晶體M7其源極電性連接電源端VDDA,閘極電性連接第一輸入電晶體Min1及第二輸入電晶體Min2的汲極,使第一致動電晶體M7於輸入電壓Vin上升時,根據第一致動電流Ien1及第二致動電流Ien2開啟。
進一步而言,當輸入電壓Vin上升時,使得n型差動輸入之差動輸入運算放大器之n型差動對電晶體(M1,M2)的M1其上的第一電流I1增加,其中
電流的增加以粗箭號表示。然而,由於第一電流源M6提供至n型差動對電晶體(M1,M2)的第一定電流Ic1係為固定值,因此使得流經n型差動對電晶體(M1,M2)的M2其上的第一輸入電流Iin1減少。
再者,如上所述,當第一輸入電流Iin1減少時,第一電流鏡CM1其上的第一節點電壓VA隨之增加,使得第一輸入電晶體Min1根據增加的第一節點電壓VA所產生的第一致動電流Ien1隨之減少。
相似地,當輸入電壓Vin上升時,使得p型差動輸入之差動輸入運算放大器之p型差動對電晶體(M3,M4)的M3其上的第二電流I2減少,然而,由於第二電流源M5提供至p型差動對電晶體(M3,M4)的第二定電流Ic2係為固定值,因此使得流經p型差動對電晶體(M3,M4)的M4其上的第二輸入電流Iin2增加。
再者,當第二輸入電流Iin2增加時,第二電流鏡CM2其上的第二節點電壓VE隨之增加,使得第二輸入電晶體Min2根據增加的第二節點電壓VE所產生的第二致動電流Ien2隨之增加。
致動開關Msw1的第一致動電晶體M7具有一閘極電壓Vg7,而由於第一輸入電晶體Min1的源極係電性連接於電源端VDDA,第二輸入電晶體Min2的源極係電性連接於接地端,因此,當流過第二輸入電晶體Min2的第二致動電流Ien2大於流過第一輸入電晶體Min1的第一致動電流Ien1時,亦即流向接地端的第二致動電流Ien2大於第一致動電流Ien1時,將使得閘極電壓Vg7下降,第一致動電晶體M7因而導通。
承上所述,致動開關Msw1的第二致動電晶體M8的汲極電性連接正電源輸入端Vgp,閘極電性連接第二致動電晶體M7的源極,源極電性連接電壓輸出端Vout。當第一致動電晶體M7因閘極電壓Vg7下降而導通時,將使得第二致動
電晶體M8的閘極電壓Vg8增加,因而使第二致動電晶體M8導通,進一步使得正電源輸入端Vgp電性連接電壓輸出端Vout。
再者,由於輸入電壓Vin增加,使得正電源輸入端的電壓Vgp下降,但由於PMOS Mp電性連接於電源端VDDA,因而使PMOS Mp導通,電源端VDDA將經由PMOS Mp對電壓輸出端Vout充電,使輸出電壓Vout上升。
換句話說,箝制電路23可使運算放大器2於輸入電壓Vin增加時,亦即運算放大器2於充電時,箝制正電源輸入端的電壓(Vgp)準位於輸出電壓Vout的準位而不至於超出輸入電壓Vin的準位造成過衝的現象,亦即,藉由電壓上升的輸出電壓Vout箝制電壓下降的正電源輸入端Vgp電壓,使正電源輸入端Vgp電壓不至於產生大幅的下降,以便於在運算放大器2充電時,可快速地回復至充電電壓(輸入電壓)的準位。因此,藉由本發明的箝制電路23可使運算放大器2因充電產生過衝的時間減小。此外,緩衝電晶體M9電性連接於接地端及第一致動電晶體M7的汲極之間,於此實施例中,緩衝電晶體M9係為NMOS。
再者,箝制電路23可根據設計的需求,選擇第二輸入電晶體Min2的尺寸大於第一輸入電晶體Min1的尺寸,因而使第二致動電流Ien2增加的速度大於第一致動電流Ien1,使箝制電路23的第一致動電晶體M7及第二致動電晶體M8可更快速的導通,因而使過衝(overshoot)的時間更短。
此外,當運算放大器2的輸入電壓Vin維持固定不變時,箝制電路23致動開關Msw1的第一致動電晶體M7的閘極電壓Vg7係近似於電源端準位VDDA。進一步而言,閘極電壓Vg7係等於電源端電壓VDDA扣除導通電壓Vgs7,因此,第一致動電晶體M7並無法導通。再者,第二致動電晶體M8在第一致動電晶體M7無法導通的情況下,其閘極電壓Vg8係趨近於接地端電壓。換句話說,閘極
電壓Vg8因緩衝電晶體M9的汲極電流流向接地端(放電)而趨近於接地端電壓準位。據此,箝制電路23於輸入電壓Vin維持固定不變,亦即處於穩態時係關閉其作動。換句話說,當上述的輸出緩衝電路2充電至固定電壓(輸入電壓)之後,輸出緩衝電路2將關閉其作動。
請參閱第三B圖,其係為本發明輸出緩衝電路3放電的電路圖。相同的電路連接關係及作動如上所述,於此不再贅述。然而,值得一提的是運算放大器於電路上的操作係具有正極性以及負極性,其表示電壓的操作具有兩個範圍,亦即實際上正極性放大器以及負極性放大器係分別代表電路中的兩個通道(channel),並以此兩通道切換操作。因此,實際上係將第三A圖所示的正極性放大器電路,以及第三B圖所示的負極性放大器電路一併設置於電路上操作,而兩者於電路上的主要差異在於致動開關的電性連接並不相同。
致動開關Msw2包括一第一致動電晶體M10、一第二致動電晶體M11及一緩衝電晶體M12,其中第一致動電晶體M10係為NMOS,第二致動電晶體M11係為PMOS。第一致動電晶體M10其源極電性連接接地端,閘極電性連接第一輸入電晶體Min1及第二輸入電晶體Min2的汲極,使第一致動電晶體M10於輸入電壓Vin下降時,根據第一致動電流Ien1及第二致動電流Ien2開啟。
進一步而言,當輸入電壓Vin下降時,使得n型差動輸入之差動輸入運算放大器之n型差動對電晶體(M1,M2)的M1其上的第一電流Ic1減少,然而,由於第一電流源M6提供至n型差動對電晶體(M1,M2)的第一定電流Ic1係為固定值,因此使得n型差動對電晶體(M1,M2)的M2其上的第一輸入電流Iin1增加。
再者,如上所述,當第一輸入電流Iin1增加時,第一電流鏡CM1其上的第一節點電壓VA隨之增加,使得第一輸入電晶體Min1根據增加的第一節點電壓VA所產生的第一致動電流Ien1隨之增加。
相似地,當輸入電壓Vin下降時,使得流經p型差動輸入之差動輸入運算放大器之p型差動對電晶體(M3,M4)的M3其上的第二電流I2增加,然而,由於第二電流源M5提供至p型差動對電晶體(M3,M4)的第二定電流Ic2係為固定值,因此使得流經p型差動對電晶體(M3,M4)的M4其上的第二輸入電流Iin2減少。
再者,當第二輸入電流Iin2減少時,第二電流鏡CM2其上的第二節點電壓VE隨之降低,使得第二輸入電晶體Min2根據降低的第二節點電壓VE所產生的第二致動電流Ien2隨之減少。
致動開關Msw2的第一致動電晶體M10具有一閘極電壓Vg10,而由於第一輸入電晶體Min1的源極係電性連接於電源端VDDA,第二輸入電晶體Min2的源極係電性連接於接地端,因此,當流過第一輸入電晶體Min1的第一致動電流Ien1大於流過第二輸入電晶體Min2的第二致動電流Ien2時,亦即自電源端VDDA流出的第一致動電流Ien1大於第二致動電流Ien2時,將使得閘極電壓Vg10上升,第一致動電晶體M10因而導通。
承上所述,致動開關Msw2的第二致動電晶體M11汲極電性連接負電源輸入端(接地端),閘極電性連接第一致動電晶體M10的源極,源極電性連接電壓輸出端Vout。當第一致動電晶體M10因閘極電壓Vg10上升而導通時,將使得第二致動電晶體M11的閘極電壓Vg11增加,因而使第二致動電晶體M11導通,進一步使得負電源輸入端Vgn電性連接電壓輸出端Vout。
再者,由於輸入電壓Vin降低,使得負電源輸入端的電壓Vgn上升,因而使NMOS Mn導通,但由於NMOS Mn電性連接於接地端,緩衝電路3將經由NMOS Mn對電壓輸出端Vout放電,使輸出電壓Vout下降。
換句話說,箝制電路33可使運算放大器3於輸入電壓Vin下降時,亦即運算放大器3放電時,箝制負電源輸入端的電壓Vgn準位於輸出電壓Vout的準位而不至於超出輸入電壓Vin的準位造成過衝的現象,亦即,藉由電壓下降的輸出電壓Vout箝制電壓上升的負電源輸入端Vgn電壓,使負電源輸入端Vgn電壓不至於產生大幅的上升,以便於在運算放大器3放電時,可快速地回復至放電電壓的準位。因此,藉由箝制電路23可使運算放大器3因放電產生過衝的時間減小。此外,緩衝電晶體M12電性連接於電源端VDDA及第一致動電晶體M10的汲極之間,於此實施例中,緩衝電晶體M12係為一PMOS。
再者,箝制電路33可根據設計的需求,選擇第一輸入電晶體Min1的尺寸大於第二輸入電晶體Min2的尺寸,因而使第一致動電流Ien1增加的速度大於第二致動電流Ien2,使箝制電路33的第一致動電晶體M10及第一致動電晶體M11可更快速的導通,因而使過衝(undershoot)的時間更短。
此外,當運算放大器3的輸入電壓Vin維持固定不變時,箝制電路33致動開關Msw2的第一致動電晶體M10的閘極電壓Vg10係接近接地端準位。進一步而言,閘極電壓Vg10係等於接地端電壓加上導通電壓Vgs10,因此,第一致動電晶體M10並無法導通。再者,第二致動電晶體M11在第一致動電晶體M10無法導通的情況下,其閘極電壓Vg11係趨近於電源端電壓VDDA。進一步而言,閘極電壓Vg11因緩衝電晶體M12的汲極電流係由電流端流出(充電)而趨近於電源端電壓準位VDDA。據此,箝制電路33於輸入電壓Vin維持固定不變,亦即處於穩態時係
關閉其作動。換句話說,當上述的輸出緩衝電路3放電至固定電壓(輸入電壓)之後,輸出緩衝電路3將關閉其作動。
綜上所述,本發明源極驅動器的輸出緩衝電路,藉由箝制電路的作用,可於充、放電時箝制運算放大器正、負電源輸入端的工作電壓準位,減小其過衝的時間,使得利用本發明輸出緩衝電路的可攜式電子產品可進一步提升其充放電時的反應速度。
2‧‧‧輸出緩衝電路
21‧‧‧二差動輸入運算放大器
22‧‧‧複數個電流鏡
23‧‧‧箝制電路
Vin‧‧‧輸入電壓
Vout‧‧‧電壓輸出端
Vgp、Vgn‧‧‧閘極電壓
Mp、Mn‧‧‧MOS電晶體
VDDA‧‧‧正電源端
Claims (8)
- 一種源極驅動器的輸出緩衝電路,包括:二差動輸入運算放大器,係接收一輸入電壓以分別產生一第一輸入電流及一第二輸入電流;複數個電流鏡,其中之二電流鏡分別接收該第一輸入電流及該第二輸入電流,且包括:一第一電流鏡,自一第一節點接收該第一輸入電流,其中該第一節點具有一第一節點電壓;以及一第二電流鏡,自一第二節點接收該第二輸入電流,其中該第二節點具有一第二節點電壓;其中,該第一輸入電晶體電性連接該第一節點,該第二輸入電晶體電性連接該第二節點;以及一箝制電路,電性連接一電壓輸出端、一正電源輸入端、一負電源輸入端及該二電流鏡,包含:一第一輸入電晶體,電性連接接收該第一輸入電流之該電流鏡,以根據該第一輸入電流產生一第一致動電流;一第二輸入電晶體,電性連接接收該第二輸入電流之該電流鏡,以根據該第二輸入電流產生一第二致動電流;及一致動開關,根據該第一致動電流及該第二致動電流開啟,使該電壓輸出端電性連接該正電源輸入端或該負電源輸入端。
- 如申請專利範圍第1項所述之輸出緩衝電路,其中該二差動輸入運算放大器包括: 一n型差動輸入之差動輸入運算放大器,包含:一n型差動對電晶體,係接收該輸入電壓以產生一第一電流;及一第一電流源,電性連接該n型差動對電晶體,以提供該n型差動對電晶體之一第一定電流,其中該第一輸入電流係為該第一定電流扣除該第一電流;以及一p型差動輸入之差動輸入運算放大器,包含:一p型差動對電晶體,與該n型差動對電晶體電性連接,以接收該輸入電壓產生一第二電流;及一第二電流源,電性連接該p型差動對電晶體,以提供該p型差動對電晶體之一第二定電流,其中該第二輸入電流係為該第二定電流扣除該第二電流。
- 如申請專利範圍第1項所述之輸出緩衝電路,其中該複數個電流鏡更包括彼此電性連接的一第三電流鏡及一第四電流鏡,且該第三電流鏡係與該第四電流鏡電性連接於該第一電流鏡及該第二電流鏡之間。
- 如申請專利範圍第1項所述之輸出緩衝電路,其中該致動開關包括:一第一致動電晶體,其閘極電性連接該第一輸入電晶體及該第二輸入電晶體,源極電性連接一電源端,其中該第一致動電晶體於該輸入電壓上升時,根據該第一致動電流及該第二致動電流開啟;一第二致動電晶體,其汲極電性連接該正電源輸入端,源極電性連接該電壓輸出端,閘極電性連接該第一致動電晶體之汲極,其中該第二致動電晶 體於該第一致動電晶體開啟時導通,使該電壓輸出端電性連接該正電源輸入端;以及一緩衝電晶體,電性連接於一接地端及該第一致動電晶體的汲極之間。
- 如申請專利範圍第4項所述之輸出緩衝電路,其中該第二輸入電晶體的尺寸大於該第一輸入電晶體的尺寸。
- 如申請專利範圍第1項所述之輸出緩衝電路,其中該致動開關包括:一第一致動電晶體,其閘極電性連接該第一輸入電晶體及該第二輸入電晶體,源極電性連接一接地端,其中該第一致動電晶體於該輸入電壓下降時,根據該第一致動電流及該第二致動電流開啟;一第二致動電晶體,其汲極電性連接該負電源輸入端,源極電性連接該電壓輸出端,閘極電性連接該第一致動電晶體之汲極,其中該第二致動電晶體於該第一致動電晶體開啟時導通,使該電壓輸出端電性連接該負電源輸入端;以及一緩衝電晶體,電性連接於一電源端及該第一致動電晶體的汲極之間。
- 如申請專利範圍第6項所述之輸出緩衝電路,其中該第一輸入電晶體的尺寸大於該第二輸入電晶體的尺寸。
- 如申請專利範圍第1項所述之輸出緩衝電路,其中該箝制電路與該正電源輸入端之間係電性連接一PMOS,該箝制電路與該負電源輸入端之間係電性連接一NMOS。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW102121382A TWI492205B (zh) | 2013-06-17 | 2013-06-17 | 一種源極驅動器的輸出緩衝電路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW102121382A TWI492205B (zh) | 2013-06-17 | 2013-06-17 | 一種源極驅動器的輸出緩衝電路 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201501097A TW201501097A (zh) | 2015-01-01 |
TWI492205B true TWI492205B (zh) | 2015-07-11 |
Family
ID=52718018
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW102121382A TWI492205B (zh) | 2013-06-17 | 2013-06-17 | 一種源極驅動器的輸出緩衝電路 |
Country Status (1)
Country | Link |
---|---|
TW (1) | TWI492205B (zh) |
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---|---|---|---|---|
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