KR20010039335A - 일정한 트랜스컨덕턴스를 가지는 상보성 차동 입력 스테이지 회로 및 그를 구비한 연산 증폭기 - Google Patents

일정한 트랜스컨덕턴스를 가지는 상보성 차동 입력 스테이지 회로 및 그를 구비한 연산 증폭기 Download PDF

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Abstract

본 발명은 PMOS 트랜지스터 쌍과 NMOS 트랜지스터 쌍에 흐르는 말단 전류의 트랜지션 영역을 평행이동시켜 서로 겹치게 하여 공통 모드 전압의 전체 범위에 걸쳐 항상 일정한 트랜스컨덕턴스를 유지하도록 함으로써 주파수 응답 속도 및 CMRR의 성능을 향상시키는, 일정한 트랜스컨덕턴스를 가지는 상보성 차동 입력 스테이지 회로 및 그를 구비한 연산 증폭기를 제공하기 위한 것으로, 이를 위해 본 발명은, 일정한 트랜스컨덕턴스를 가지는 상보성 차동 입력 스테이지 회로에 있어서, 각각의 게이트단이 제1 및 제2 입력전압단에 직접 연결되는 제1 및 제2 NMOS 트랜지스터; 상기 제1 입력전압단에 연결되어 상기 제1 입력전압단을 통해 입력되는 공통 모드 전압을 레벨-업 쉬프트하기 위한 제1 레벨 쉬프팅 수단; 상기 제2 입력전압단에 연결되어 상기 제2 입력전압단을 통해 입력되는 공통 모드 전압을 레벨-업 쉬프트하기 위한 제2 레벨 쉬프팅 수단; 및 상기 제1 및 제2 레벨 쉬프팅 수단으로부터 출력되는 레벨-업된 상기 공통 모드 전압을 각각의 게이트단으로 입력받는 제1 및 제2 PMOS 트랜지스터를 포함하여, 상기 제1 및 제2 PMOS 트랜지스터에 흐르는 말단 전류의 커브를 좌로 평행 이동시켜 상기 제1 및 제2 PMOS 트랜지스터에 흐르는 말단 전류의 트랜지션 영역을 상기 제1 및 제2 NMOS 트랜지스터의 트랜지션 영역에 겹치도록 한다.

Description

일정한 트랜스컨덕턴스를 가지는 상보성 차동 입력 스테이지 회로 및 그를 구비한 연산 증폭기{COMPLEMENTARY DIFFERENTIAL INPUT STAGE CIRCUIT HAVING STABLE TRANSCONDUCTANCE AND OPERATIONAL AMPLIFIER HAVING THEREOF}
본 발명은 연산 증폭기에 관한 것으로, 특히 레일-투-레일(rail-to-rail) 입력 CMR(Common Mode Range)를 갖는 연산 증폭기의 상보성 차동 입력 스테이지 회로에 관한 것이다.
일반적으로, 저전압용 연산 증폭기의 설계 시 하나의 트랜지스터 쌍으로 연산 증폭기를 구성하게 되면 입력 CMR이 너무 작아 회로 구성이 어렵고, 때로 회로 구성 자체가 불가능하게 된다. 때문에, 통상 작은 입력 CMR을 레일-투-레일 방식으로 늘려 설계를 하게 되는 데, 이는 주로 상보성 N-P 차동 입력 스테이지를 통해 구현이 된다.
도 1은 일반적인 상보성 N-P 차동 입력 스테이지 회로도이다.
도면에 도시된 바와 같이, 상보성 N-P 차동 입력 스테이지 회로는 입력 CMR을 레일-투-레일 방식으로 늘리기 위하여 1쌍의 PMOS 트랜지스터(P1, P2)와 1쌍의
NMOS 트랜지스터(N1, N2)를 포함하며, 이때 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 게이트단은 공통으로 제1 입력전압단(Vin+)에 연결되고, PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)의 게이트단은 공통으로 제2 입력전압단(Vin-)에 연결된다.
도 1의 입력 스테이지 회로에서 제1 및 제2 입력전압단(Vin+,Vin-)으로 인가되는 공통 모드 전압(Vcm)이 접지전원(이하, Vss라 함) 레벨에 가까워지면 1쌍의 NMOS 트랜지스터(N1, N2)가 턴-오프(turn-off)되고, 반대로 공통 모드 전압(Vcm)이 전원전압(이하, Vdd라 함) 레벨에 가까와 지면 1쌍의 PMOS 트랜지스터(P1, P2)가 턴-오프된다. 또한, 공통 모드 전압(Vcm)이 Vdd와 Vss의 가운데 전압 레벨을 유지하게 되면, 1쌍의 NMOS 트랜지스터(N1, N2)와 1쌍의 PMOS 트랜지스터(P1, P2)가 동시에 턴-온(turn-on)되어, 1쌍의 NMOS 트랜지스터와 1쌍의 PMOS 트랜지스터의 트랜스컨덕턴스(transconductance, gm)가 동일한 경우 상기 도 1의 차동 입력 스테이지 회로의 트랜스컨덕턴스(gm)가 2배로 커지게 된다.
다시말해, 도 1의 입력 스테이지 회로의 트랜스컨덕턴스는 아래 수학식 1로 표현된다.
상기 수학식 1에서 βn및 βp는 쌍으로 구성된 NMOS 트랜지스터 및 PMOS 트랜지스터의 전류 이득(current gain), Isn은 1쌍의 NMOS 트랜지스터(N1, N2)에 흐르는 말단 전류, Isp는 1쌍의 PMOS 트랜지스터(P1, P2)에 흐르는 말단 전류를 각각 나타낸다.
상기 수학식 1에서 βn및 βp가 같다고 가정하면, 아래 수학식 2에 표현된 것과 같이 트랜스컨덕턴스(gm)를 구할 수 있다.
즉, 상기 수학식 2에 표현된 것과 같이 트랜스컨덕턴스(gm)는 각 트랜지스터 쌍에 흐르는 말단 전류의 제곱근의 합과 동일하다.
도 2는 상기 도 1의 상보성 입력 스테이지 회로에서의 공통 모드 전압(Vcm) 변화에 따른 각 트랜지스터 쌍에 흐르는 말단 전류를 도시한 그래프로서, Vn-은 NMOS 트랜지스터 쌍(N1, N2)에 전류가 흐르기 시작할 때의 공통 모드 전압(Vcm)이고, Vn+은 NMOS 트랜지스터 쌍(N1, N2)에 흐르는 전류가 포화(saturation)하기 시작할 때의 공통 모드 전압(Vcm)이다. 그리고, Vp-는 PMOS 트랜지스터 쌍(P1, P2)에 흐르는 전류가 포화 상태에서 트랜지션이 일어나기 시작할 때의 공통 모드 전압(Vcm)이고, Vp+는 PMOS 트랜지스터 쌍(P1, P2)에 전류가 컷-오프(cut-off)되기 시작할 때의 공통 모드 전압(Vcm)이다.
도 2의 그래프에서 Vn+및 Vp-사이의 구간에서는 NMOS 트랜지스터 쌍(N1, N2)과 PMOS 트랜지스터 쌍(P1, P2)에 동시에 전류가 흐르므로 각각의 트랜스컨덕턴스(gm)가 겹쳐 상기 수학식 2에 표현된 것과 같이 서로 합하게 되어 트랜스컨덕턴스(gm)가 2배가 됨을 알 수 있다.
이는 도 5에 도시된 공통 모드 전압(Vcm)과 트랜스컨덕턴스(gm)의 관계를 시뮬레이션한 그래프 중 Vshift(1쌍의 PMOS 트랜지스터의 쉬프트 전압)가 "0"일 때의 공통 모드 전압(Vcm)과 트랜스컨덕턴스(gm)의 관계에서 알 수 있다.
따라서, 입력 전압단으로 인가되는 공통 모드 전압(Vcm)이 변함에 따라 트랜스컨덕턴스(gm)가 변하게 되고, 가변하는 트랜스컨덕턴스(gm)에 의해 이득(gain), 단일 이득 주파수(unity-gain frequency), CMRR(Common-Mode Rejection Ratio), 슬루 레이트(slew rate) 등도 같이 변하게 되어 전체 회로 동작을 예측할 수 없게 되며, 회로 동작이 매우 불안정하게 된다.
이러한 문제점을 해결하기 위하여 트랜스컨덕턴스(gm)를 일정하게 유지하기 위한 새로운 구조의 연산 증폭기가 많이 제안되었으나, 제안된 대부분의 구조가 추가의 복잡한 부가 회로를 구비함으로써 주파수 응답 속도 및 CMRR의 성능 저하를 초래하고, 복잡한 회로로 인해 수율 자체를 떨어뜨리게 되는 또다른 문제가 발생한다.
본 발명은 상기 문제점을 해결하기 위하여 PMOS 트랜지스터 쌍과 NMOS 트랜지스터 쌍에 흐르는 말단 전류의 트랜지션 영역을 평행이동시켜 서로 겹치게 하여 공통 모드 전압의 전체 범위에 걸쳐 항상 일정한 트랜스컨덕턴스를 유지하도록 함으로써 주파수 응답 속도 및 CMRR의 성능을 향상시키는, 일정한 트랜스컨덕턴스를 가지는 상보성 차동 입력 스테이지 회로 및 그를 구비한 연산 증폭기를 제공하는데 그 목적이 있다.
도 1은 일반적인 상보성 N-P 차동 입력 스테이지 회로도.
도 2는 상기 도 1의 상보성 입력 스테이지 회로에서의 공통 모드 전압(Vcm) 변화에 따른 각 트랜지스터 쌍에 흐르는 말단 전류를 도시한 그래프.
도 3은 본 발명의 일실시예에 따른 상보성 차동 입력 스테이지 회로를 구비한 연산 증폭기의 회로도.
도 4는 본 발명의 일실시예에 따른 상기 도 3의 상보성 입력 스테이지 회로에서의 공통 모드 전압(Vcm) 변화에 따른 각 트랜지스터 쌍에 흐르는 말단 전류를 도시한 그래프.
도 5는 공통 모드 전압(Vcm)과 트랜스컨덕턴스(gm)의 관계를 다양한 Vshift로 시뮬레이션한 도면.
도 6은 종래 기술 및 본 발명에 따른 상보성 입력 스테이지 회로부를 각기 구비한 연산 증폭기의 주파수 응답 시뮬레이션 결과 그래프.
* 도면의 주요 부분에 대한 설명
10 : 바이어스 회로부
20 : 상보성 차동 입력 스테이지 회로부
30 : 폴디드 캐스코드(folded cascode) 이득 스테이지 회로부
40 : 출력부
상기 목적을 달성하기 위한 본 발명은, 일정한 트랜스컨덕턴스를 가지는 상보성 차동 입력 스테이지 회로에 있어서, 각각의 게이트단이 제1 및 제2 입력전압단에 직접 연결되는 제1 및 제2 NMOS 트랜지스터; 상기 제1 입력전압단에 연결되어 상기 제1 입력전압단을 통해 입력되는 공통 모드 전압을 레벨-업 쉬프트하기 위한 제1 레벨 쉬프팅 수단; 상기 제2 입력전압단에 연결되어 상기 제2 입력전압단을 통해 입력되는 공통 모드 전압을 레벨-업 쉬프트하기 위한 제2 레벨 쉬프팅 수단; 및 상기 제1 및 제2 레벨 쉬프팅 수단으로부터 출력되는 레벨-업된 상기 공통 모드 전압을 각각의 게이트단으로 입력받는 제1 및 제2 PMOS 트랜지스터를 포함하여, 상기 제1 및 제2 PMOS 트랜지스터에 흐르는 말단 전류의 커브를 좌로 평행 이동시켜 상기 제1 및 제2 PMOS 트랜지스터에 흐르는 말단 전류의 트랜지션 영역을 상기 제1 및 제2 NMOS 트랜지스터의 트랜지션 영역에 겹치도록 하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 본 발명을 간략히 요약하자면 다음과 같다.
상보성 차동 입력 스테이지 회로를 구비하는 레일-투-레일 입력 CMR의 연산 증폭기에서 입력전압단으로 인가되는 공통 모드 전압(Vcm)이 변함에 따라 2개의 트랜지스터 쌍 중 하나의 트랜지스터 쌍에 말단 전류(tail current)가 줄어드는 말단 전류의 트랜지션(transition) 영역을 레벨 쉬프터를 통해 평행이동시켜 서로 겹치게 함으로써 공통 모드 전압의 전체 범위에 걸쳐 항상 일정한 트랜스컨덕턴스를 유지하도록 한다.
도 3은 본 발명의 일실시예에 따른 상보성 차동 입력 스테이지 회로를 구비한 연산 증폭기의 회로도이다.
도면에 도시된 바와 같이 연산 증폭기는, PMOS 트랜지스터 및 NMOS 트랜지스터로 바이어스 전압을 인가하기 위한 바이어스 회로부(10), 바이어스 회로부(10)로부터의 바이어스 전압에 입력받고 제1 및 제2 입력전압단(Vin+, Vin-)으로 인가되는 공통 모드 전압(Vcm)에 응답하여 상기 공통 모드 전압(Vcm)의 작은 입력 CMR을 레일-투-레일 방식으로 늘리기 위한 상보성 차동 입력 스테이지 회로부(20), 상보성 차동 입력 스테이지 회로부(20)로부터 출력되는 전류 신호를 증폭시켜 전압 신호로 변환하기 위한 폴디드 캐스코드(folded cascode) 이득 스테이지 회로부(30) 및 상기 폴디드 캐스코드 이득 스테이지 회로부(30)로부터 출력되는 전압 레벨을 쉬프트하여 최종 출력 신호를 AB급으로 바이어스하기 위한 출력부(40)로 이루어진다.
구체적으로, 바이어스 회로부(10)는 PMOS 트랜지스터(PM1)와 저항(R1)을 구비하여 PMOS 트랜지스터로 바이어스 전압을 인가하는 PMOS 바이어스 회로와, 저항(R2)과 NMOS 트랜지스터(NM1)를 구비하여 NMOS 트랜지스터로 바이어스 전압을 인가하는 NMOS 바이어스 회로로 구성된다.
그리고, 상보성 차동 입력 스테이지 회로부(20)는 상기 PMOS 바이어스 회로로부터 인가되는 바이어스 전압에 응답하여 전류 소스의 기능을 수행하는 3개의 PMOS 트랜지스터(PM2, PM3, PM4)와, 전원전압단에 각각 연결되며 전류 미러로 각각 구성되는 4개의 PMOS 트랜지스터(PM5, PM6, PM7, PM8)와, 상기 NMOS 바이어스 회로로부터 인가되는 바이어스 전압에 응답하여 전류 싱크(sink)의 기능을 수행하는 NMOS 트랜지스터(NM2)와, 상기 전류 미러의 PMOS 트랜지스터(PM5, PM7)의 각 드레인단 및 NMOS 트랜지스터(NM2)의 드레인단 사이에 연결되며 각각의 게이트단이 제1 및 제2 입력전압단(Vin+, Vin-)에 연결되는 1쌍의 NMOS 트랜지스터(NM6, NM7)와, PMOS 트랜지스터(PM2)의 드레인단 및 접지전원단(Vss) 사이에 연결되고 게이트단이 제1 입력전압단(Vin+)에 연결되어 입력전압을 Vsg(소스-게이트 간의 전압) 만큼 레벨-업 쉬프트하는 레벨 쉬프트용 PMOS 트랜지스터(PM9)와, PMOS 트랜지스터(PM4)의 드레인단 및 접지전원단(Vss) 사이에 연결되고 게이트단이 제2 입력전압단(Vin-)에 연결되어 입력전압을 Vsg만큼 레벨-업 쉬프트하는 레벨 쉬프트용 PMOS 트랜지스터(PM10)와, PMOS 트랜지스터(PM3)의 드레인단 및 상기 전류 미러의 PMOS 트랜지스터(PM8, PM6)의 각 드레인단 사이에 연결되며 각각의 게이트단이 레벨 쉬프트용 PMOS 트랜지스터(PM9, PM10)에 연결되는 1쌍의 PMOS 트랜지스터(PM11, PM12)로 이루어진다. 특히, 1쌍의 NMOS 트랜지스터(NM6, NM7)에 흐르는 전류는 전류 미러의 PMOS 트랜지스터(PM5, PM6) 및 또다른 전류 미러의 PMOS 트랜지스터(PM7, PM8)에 의해서 전류 미러링되어 1쌍의 PMOS 트랜지스터(PM11, PM12)에 흐르는 전류와 서로 엇갈리면서 이어져 전류가 합쳐지게 되며, 이는 입력 신호에 의한 각각의 트랜지스터 쌍에서 나오는 전류 신호를 합하게 구성된다. 그리고, 상보성 차동 입력 스테이지 회로부(20)의 구성상 특징은, 입력전압이 그대로 1쌍의 PMOS 트랜지스터의 게이트단에 인가되는 종래의 상보성 차동 입력 스테이지 회로부의 구성과 달리, 레벨 쉬프트용 PMOS 트랜지스터(PM9, PM10)에 의해 레벨-업된 입력전압이 1쌍의 PMOS 트랜지스터(PM11, PM12)의 게이트단으로 인가되도록 구성된다는 점에 있으며, 이러한 특징적 구성에 대한 동작 설명은 이후 상세히 설명한다.
다음으로, 폴디드 캐스코드 이득 스테이지 회로부(30)는 일반적으로 널리 사용되는 폴디드 캐스코드 구조로, 4개의 PMOS 트랜지스터(PM13. PM14, PM15, PM16)와 4개의 NMOS 트랜지스터(NM8, NM9, NM3, NM4)로 이루어지며, NMOS 트랜지스터(NM8, NM9)의 각 드레인단으로 상보성 차동 입력 스테이지 회로부(20)로부터 출력되는 전류 신호(1쌍의 NMOS 트랜지스터와 1쌍의 PMOS 트랜지스터에 흐르는 전류가 합산된 전류합)가 연결된다. 그리고, 폴디드 캐스코드 이득 스테이지 회로부(30)에서 상기 전류 신호를 증폭시켜 전압 신호로 변환된 신호는 PMOS 트랜지스터(PM16)와 NMOS 트랜지스터(NM9)의 공통 드레인단으로부터 출력된다.
마지막으로, 출력부(40)는 상기 NMOS 바이어스 회로로부터 인가되는 바이어스 전압에 응답하여 전류 싱크의 기능을 수행하는 NMOS 트랜지스터(NM5)와, 전원전압단(Vdd) 및 NMOS 트랜지스터(NM5)의 드레인단 사이에 연결되며 게이트단으로 폴디드 캐스코드 이득 스테이지 회로부(30)로부터 출력되는 변환된 전압 신호를 인가받아 상기 전압 신호를 Vgs(게이트-소스 간의 전압)(바디 이펙트(body effect)를 무시한다고 가정)만큼 레벨-다운 쉬프트하는 레벨 쉬프트용 NMOS 트랜지스터(NM10)와, 전원전압단(Vdd)과 접지전원단(Vss) 사이에 차례로 연결되며 게이트단으로 폴디드 캐스코드 이득 스테이지 회로부(30)로부터의 변환된 전압 신호를 인가받는 PMOS 트랜지스터(PM17) 및 게이트단이 레벨 쉬프트용 NMOS 트랜지스터(NM10)의 드레인단에 연결되는 NMOS 트랜지스터(NM11)와, 다수의 커패시터(C1, C2)와, 저항(R3)으로 이루어지며, 출력부(40)의 최종 출력 신호는 PMOS 트랜지스터(PM17)와 NMOS 트랜지스터(NM11)의 공통 드레인단으로부터 출력된다. 여기서, 레벨 쉬프트용 NMOS 트랜지스터(NM10)는 항상 일정한 드레인 전류가 흘러 Vgs가 일정하기 때문에 소스 폴로우(source follower)로 사용되며, 변환된 전압 신호를 Vgs만큼 낮추어 최종 출력단 신호를 AB급으로 바이어스한다.
도 3을 참조하여, 본 발명의 특징인 상보성 차동 입력 스테이지 회로부(20)를 중심으로 본 발명의 연산 증폭기에 대한 일실시예적인 동작을 아래에 설명한다.
상기 수학식 2에 표현된 것과 같이 각 트랜지스터 쌍에 흐르는 말단 전류의 제곱근 합을 일정하게 함으로써 공통 모드 전압의 전체 범위에 걸쳐 항상 일정한 트랜스컨덕턴스를 유지하기 위해서 상보성 차동 입력 스테이지 회로부(20)는 PMOS 트랜지스터 쌍에 흐르는 말단 전류의 커브를 좌로 평행 이동시켜 Vp-를 Vn-에, Vp+를 Vn+에 각각 일치시킨다.
도 4는 본 발명의 일실시예에 따른 상기 도 3의 상보성 입력 스테이지 회로에서의 공통 모드 전압(Vcm) 변화에 따른 각 트랜지스터 쌍에 흐르는 말단 전류를 도시한 그래프로서, 상보성 입력 스테이지 회로부(20)에서 PMOS 트랜지스터 쌍에 흐르는 말단 전류의 커브를 좌로 평행 이동시켜 Vp-를 Vn-에, Vp+를 Vn+에 각각 일치시킴으로써 각각의 포화 영역은 서로 겹치지 않게 되고 트랜지션 영역이 서로를 겹쳐져 각 트랜지스터 쌍에 흐르는 말단 전류의 제곱근 합이 일정하게 된다. 따라서, 트랜스컨덕턴스(gm)가 일정하게 된다.
도 5는 공통 모드 전압(Vcm)과 트랜스컨덕턴스(gm)의 관계를 다양한 Vshift(1쌍의 PMOS 트랜지스터의 쉬프트 전압) 값으로 시뮬레이션한 도면으로서, Vshift(1쌍의 PMOS 트랜지스터의 쉬프트 전압)가 "1.33V"인 그래프가 트랜지션 영역을 잘 겹친 것으로 비록 트랜지션 영역에 약간의 굴곡이 있지만, 이는 Vp-, Vn-, Vp+, Vn+에서의 전류값이 도 4와 같이 이상적이지 않기 때문에 생기는 것으로 약 9%의 변화율을 나타내고 있다.
상기와 같이 PMOS 트랜지스터 쌍에 흐르는 말단 전류의 커브를 좌로 평행 이동시키기 위해 상보성 입력 스테이지 회로부(20)는 레벨 쉬프트용 PMOS 트랜지스터(PM9, PM10)를 통해 입력 전압을 레벨-업 쉬프트하여 PMOS 트랜지스터 쌍(PM11, PM12)의 게이트단으로 인가하게 된다. 이때, 레벨 쉬프트용 PMOS 트랜지스터(PM9, PM10)의 크기를 변화시켜 Vshift를 최적화하여 일정한 트랜스컨덕턴스(gm)를 갖는 연산 증폭기를 구현한다.
또한, 레벨 쉬프트용 PMOS 트랜지스터(PM9, PM10)를 소스-폴로우로 구성함으로써 레벨 쉬프터의 주파수 특성을 향상시켜 연산 증폭기의 성능 저하를 막는다.
도 6은 종래 기술 및 본 발명에 따른 상보성 입력 스테이지 회로부를 각기 구비한 연산 증폭기의 주파수 응답 시뮬레이션 결과 그래프이다.
도면에서 (a)는 종래의 상보성 입력 스테이지 회로를 구비한 연산 증폭기의 주파수 응답 시뮬레이션 결과 그래프로, 공통 모드 전압(Vcm)에 따라 주파수 응답 특성에 많은 차이가 난다는 것을 알 수 있다. (b)는 본 발명의 일실시예에 따른 상보성 입력 스테이지 회로부를 구비한 연산 증폭기의 주파수 응답 시뮬레이션 결과 그래프로, 상기 (a)에 비하여 주파수 응답 특성이 거의 일정하며 응답 속도가 빠름을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 입력전압단으로 인가되는 공통 모드 전압(Vcm)을 레벨 쉬프트용 PMOS 트랜지스터를 레벨-업하고, 레벨-업된 전압 신호를 PMOS 트랜지스터 쌍의 게이트단으로 인가하도록 구성함으로써 말단 전류(tail current)가 줄어드는 말단 전류의 트랜지션(transition) 영역이 서로 겹쳐져 공통 모드 전압의 전체 범위에 걸쳐 항상 일정한 트랜스컨덕턴스를 유지할 수가 있어 주파수 응답 속도 및 CMRR의 성능을 향상시킬 수 있다.
또한, 본 발명은 레벨 쉬프트용 PMOS 트랜지스터를 소스-폴로우로 구성함으로써 본 발명의 상보성 차동 입력 스테이지 회로부를 구비한 연산 증폭기의 성능을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 일정한 트랜스컨덕턴스를 가지는 상보성 차동 입력 스테이지 회로에 있어서,
    각각의 게이트단이 제1 및 제2 입력전압단에 직접 연결되는 제1 및 제2 NMOS 트랜지스터;
    상기 제1 입력전압단에 연결되어 상기 제1 입력전압단을 통해 입력되는 공통 모드 전압을 레벨-업 쉬프트하기 위한 제1 레벨 쉬프팅 수단;
    상기 제2 입력전압단에 연결되어 상기 제2 입력전압단을 통해 입력되는 공통 모드 전압을 레벨-업 쉬프트하기 위한 제2 레벨 쉬프팅 수단; 및
    상기 제1 및 제2 레벨 쉬프팅 수단으로부터 출력되는 레벨-업된 상기 공통 모드 전압을 각각의 게이트단으로 입력받는 제1 및 제2 PMOS 트랜지스터를 포함하여,
    상기 제1 및 제2 PMOS 트랜지스터에 흐르는 말단 전류의 커브를 좌로 평행 이동시켜 상기 제1 및 제2 PMOS 트랜지스터에 흐르는 말단 전류의 트랜지션 영역을 상기 제1 및 제2 NMOS 트랜지스터의 트랜지션 영역에 겹치도록 하는 것을 특징으로 하는 연산 증폭기의 상보성 차동 입력 스테이지 회로.
  2. 제 1 항에 있어서, 상기 제1 레벨 쉬프팅 수단은,
    전원전압단 및 접지전원단 사이에 연결되며, 게이트단으로 상기 제1 입력전압단을 통해 입력되는 상기 공통 모드 전압을 입력받는 제3 PMOS 트랜지스터를 포함하고,
    상기 제3 PMOS 트랜지스터의 드레인단이 상기 제1 PMOS 트랜지스터의 게이트단에 연결되도록 구성됨을 특징으로 하는 연산 증폭기의 상보성 차동 입력 스테이지 회로.
  3. 제 1 항에 있어서, 상기 제2 레벨 쉬프팅 수단은,
    전원전압단 및 접지전원단 사이에 연결되며, 게이트단으로 상기 제2 입력전압단을 통해 입력되는 상기 공통 모드 전압을 입력받는 제3 PMOS 트랜지스터를 포함하고,
    상기 제3 PMOS 트랜지스터의 드레인단이 상기 제2 PMOS 트랜지스터의 게이트단에 연결되도록 구성됨을 특징으로 하는 연산 증폭기의 상보성 차동 입력 스테이지 회로.
  4. 연산 증폭기에 있어서,
    제 1 항 내지 제 3 항 중 어느 하나의 항의 상보성 차동 입력 스테이지 회로를 포함하여, 상기 공통 모드 전압의 공통 모드 범위를 레일-투-레일 방식으로
    확장하는 것을 특징으로 하는 연산 증폭기.
KR1019990047695A 1999-10-30 1999-10-30 일정한 트랜스컨덕턴스를 가지는 상보성 차동 입력 스테이지 회로 및 그를 구비한 연산 증폭기 KR20010039335A (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100585010B1 (ko) * 2002-04-19 2006-05-29 매그나칩 반도체 유한회사 대용량 커패시터 구동을 위한 연산 증폭기

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