KR100499859B1 - 가변 이득 증폭기 - Google Patents

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Abstract

본 발명은 가변 이득 증폭기에 관한 것으로, 저전압에서 동작하고, 저왜곡(low distoration), 고선형성(high linearity), 광대역 동작특성을 얻기 위하여, 폴디드 캐스코드 구조로 이루어지되, 제1 및 제2 입력신호를 차동 형태로 입력받고, 제1 바이어스 전압에 따라 상기 제1 및 제2 입력신호의 차신호를 증폭하여 제1 및 제2 차동신호를 발생하여 전류 미러 형태로 상기 제1 및 제2 차동신호를 출력하는 입력부와, 상기 제1 및 제2 차동신호와 바이어스 전류를 전류 미러 형태로 입력받아 직류 동작점을 결정하고, 이득조절전압 신호에 따라 가변 전압 이득을 가변시켜 제1 및 제2 가변전류를 발생하며, 제2 바이어스 전압에 따라 상기 제1 및 제2 가변전류를 출력하는 가변 이득 조절부와, 상기 제1 및 제2 가변전류를 입력받고, 상기 제1 및 제2 가변전류를 전압 형태의 제1 및 제2 출력전압으로 변환하여 출력하는 전류/전압 변환부를 포함하는 가변 이득 증폭기를 개시한다.

Description

가변 이득 증폭기{Variable gain amplifier}
본 발명은 가변 이득 증폭기(Variable gain amplifier)에 관한 것으로, 특히 저소비전력 특성을 가지며, 저공급전원에서 동작할 수 있는 가변 이득 CMOS 증폭기에 관한 것이다.
가변 이득 CMOS 증폭기(이하, 'CMOS VGA'라 함) 설계시 고려해야할 사항으로는 원하는 신호크기에 대한 신호대잡음비(Signal to Noise ratio; S/N비)의 극대화, 주파수 대역폭(frequency bandwidth)의 크기, 저왜곡성(low distortion), 저입력잡음(low input noise)특성, 목표치 선형성(linearity)을 보장하는 입력신호의 크기, 잡음특성, 조절전압신호(control volage) 및 이득조절특성(exponential gain characteristic) 등이 있다.
이에 더해서, CMOS VGA 설계시 고려해야할 사항으로는 CMOS 특성에 의한 온도나 전원전압의 의존성이다. 특히 CMOS 회로는 동작 주파수의 범위가 현재의 소자 기술 특성상 100MHz 이상을 구현하기가 어렵다. 또한, MOS 소자의 문턱전압(threshold)의 크기 감소의 제한성 때문에 입출력신호의 크기가 제한되어 저공급전원에 대한 원활한 회로동작을 구현하기가 어렵다. 따라서, 저소비전력의 특성을 가지며, 저전압에서 동작하는 CMOS VGA를 구현하기가 어렵다는 문제점이 있다.
따라서, 본 발명은 상기에서 설명한 종래기술의 문제점을 해결하기 위해 안출된 것으로, 저공급전압에서 외부 조절전압(control voltage) 신호에 의해 넓은범위를 가지는 입력신호에 대한 가변 이득 증폭 기능을 제공하며 저왜곡(low distoration), 고선형성(high linearity), 광대역 동작특성을 가질 수 있는 가변 이득 증폭기를 제공하는데 그 목적이 있다.
또한, 본 발명은 IC(integrated circuit)로 내장할 수 있는 가변 이득 증폭기를 제공하는데 다른 목적이 있다.
또한, 본 발명은 전력소모가 적은 IC 내장형 CMOS VGA를 제공하는데 또 다른 목적이 있다.
본 발명의 일측면에 따르면, 폴디드 캐스코드 구조로 이루어지되, 제1 및 제2 입력신호를 차동 형태로 입력받고, 제1 바이어스 전압에 따라 상기 제1 및 제2 입력신호의 차신호를 증폭하여 제1 및 제2 차동신호를 발생하여 전류 미러 형태로 상기 제1 및 제2 차동신호를 출력하는 입력부와, 상기 제1 및 제2 차동신호와 바이어스 전류를 전류 미러 형태로 입력받아 직류 동작점을 결정하고, 이득조절전압 신호에 따라 가변 전압 이득을 가변시켜 제1 및 제2 가변전류를 발생하며, 제2 바이어스 전압에 따라 상기 제1 및 제2 가변전류를 출력하는 가변 이득 조절부와, 상기 제1 및 제2 가변전류를 입력받고, 상기 제1 및 제2 가변전류를 전압 형태의 제1 및 제2 출력전압으로 변환하여 출력하는 전류/전압 변환부를 포함하는 가변 이득 증폭기를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 CMOS VGA의 블럭 다이아그램(block diagram)이다. 도 2는 도 1에 도시된 CMOS VGA의 상세 회로도이다. 여기서, 도 1 및 도 2에 도시된 참조부호들 중 서로 동일한 참조부호는 서로 동일한 기능을 하는 동일한 구성요소를 가리킨다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 CMOS VGA는 입력부(110), 가변 이득 조절부(variable gain controller; 120) 및 전류/전압 변환부(I/V converter; 130)를 포함한다.
[입력부]
입력부(110)는 저전압 동작에서 입력신호(Vin+, Vin-)의 보다 넓은 입력범위에 대한 선형성을 개선 및 증대시키기 위하여 차동 형태(differential pair)의 폴디드 캐스코드(folded cascode) 증폭기를 포함한다.
구체적으로, 도 2에 도시된 바와 같이 입력부(110)는 4개의 NMOS 트랜지스터(NM1 내지 NM4), 2개의 PMOS 트랜지스터(PM1 및 PM2) 및 2개의 저항소자(R1 및 R2)를 포함한다. NMOS 트랜지스터(NM1 및 NM2)는 차동 형태로 구성되며, PMOS 트랜지스터(PM1 및 PM2)와 함께 캐스코드 형태를 구성한다. 이때, PMOS 트랜지스터(PM1 및 PM2)는 공동 게이트(common gate) 증폭기로 동작하여 광대역(wideband) 범위를 만족하게 한다. 또한, PMOS 트랜지스터(PM1 및 PM2)은 NMOS 트랜지스터(NM3 및 NM4)과 함께 폴디드 회로를 구성한다.
차동 증폭기를 구성하기 위하여 NMOS 트랜지스터(NM1) 및 NMOS 트랜지스터(NM2)는 소스(source)단이 서로 동일하게 전류원(Is1)과 접속되고, NMOS 트랜지스터(NM1)의 드레인(drain)단은 노드(Q1)와 접속되며, NMOS 트랜지스터(NM2)는 노드(Q2)와 접속된다. 또한, NMOS 트랜지스터(NM1) 및 NMOS 트랜지스터(NM2)의 게이트(gate) 단으로는 각각 입력신호(Vin+, Vin-)가 입력된다. 또한, 전원전압원(Vdd)과 NMOS 트랜지스터(NM1)의 드레인단 사이에는 저항소자(R1)가 접속되고, 전원전압원(Vdd)과 NMOS 트랜지스터(NM2)의 드레인단 사이에는 저항소자(R2)가 접속된다.
캐스코드를 구성하기 위하여 PMOS 트랜지스터(PM1)는 소스단이 노드(Q2)에 접속되며, 드레인단이 NMOS 트랜지스터(NM3)의 드레인단과 접속된다. 또한, PMOS 트랜지스터(PM2)는 소스단이 노드(Q1)에 접속되며, 드레인단이 NMOS 트랜지스터(NM4)의 드레인단과 접속된다. 한편, PMOS 트랜지스터(PM1) 및 PMOS 트랜지스터(PM2)의 게이트단으로는 바이어스 전압(Vb1)이 입력된다.
폴디드 회로를 구성하기 위하여 NMOS 트랜지스터(NM3)는 드레인단과 게이트단이 PMOS 트랜지스터(PM1)의 드레인단과 공동 접속되어 전류 미러(current mirror) 형태를 취하며, 소스단이 접지전압원(Vss)에 접속된다. 또한, NMOS 트랜지스터(NM4)는 드레인단과 게이트단이 PMOS 트랜지스터(PM2)의 드레인단과 공동 접속되어 전류 미러 형태를 취하며, 소스단이 접지전압원(Vss)에 접속된다. 즉, NMOS 트랜지스터(NM3 및 NM4)은 각각 드레인단과 게이트단이 접속됨으로써 전류 미러 형태로 전류원(current source) 복사(replica)를 준비하는 역할을 한다.
이하에서는 상기와 같은 구성으로 이루어진 입력부(110)의 동작 특성을 설명하기로 한다. 차동 형태로 구성된 NMOS 트랜지스터(NM1 및 NM2)의 게이트단으로 다양한 형태의 입력신호(Vi+, Vi-)가 입력되면, NMOS 트랜지스터(NM1 및 NM2)의 문턱전압(threshold voltage), 전류원(Is1)과 부하 저항소자(R1 및 R2)에 의해 이득을 최대화할 수 있는 공통모드(common mode) 입력크기(VIC)가 하기의 수학식1에 의해 결정된다. 만일, NMOS 트랜지스터(NM1 및 NM2) 대신에 PMOS 트랜지스터들(미도시)로 차동 형태를 구성할 경우에 공통모드 입력크기(VIC)는 하기의 수학식2에 의해 결정된다.
한편, 외부로부터 일정한 바이어스 전압(Vb1)을 입력받는 PMOS 트랜지스터(PM1 및 PM2)는 출력을 폴디드 형태로 취함으로써 저공급전원(low supply voltage; VDD)에서도 넓은 입력범위를 가질 수가 있다. 이 PMOS 트랜지스터(PM1 및 PM2)의 드레인단에 연결되는 NMOS 트랜지스터(NM3 및 NM4)는 전류 소스(current source) 형태로 다음 단의 가변 이득 조절부(120)의 NMOS 트랜지스터(NM5 및 NM8)로 각각 차동신호(Id+, Id-)를 공급하여 전류 미러 역할을 한다. 이때, 입력부(110)에 의한 전압이득은 하기의 수학식3으로 표현된다.
여기서, 'Ro'는 P형 트랜지스터들(PM1 및 PM2)의 드레인단에서 들여다본 임피던스(impedance)이고, 'gm101'는 NMOS 트랜지스터(NM1)의 트랜스컨덕턴스를 가리킨다.
입력부(110)의 주파수 대역폭(bandwidth)을 결정하는 주 폴(dominant pole; P1)은 PMOS 트랜지스터들(PM1 및 PM2)의 드레인단에 걸리는 부하 캐패시턴스(CL)을 고려하면, 주 폴(P1)은 하기의 수학식 4와 같이 나타낼 수 있다.
또한, 두 번째 폴(second pole, P2)과 유닛 이득 주파수(unit gain frequency, ω1)는 하기의 수학식 5와 같다.
여기서, 'gm101'는 NMOS 트랜지스터(NM1)의 트랜스컨덕턴스이고, 'gm101'과 'Cp '는 각각 PMOS 트랜지스터(PM1)의 트랜스컨덕턴스와 드레인단에서의 기생 캐패시턴스(parasitic capacitance)를 가리킨다.
종래기술과 달리 상기와 같이 입력부(110)를 가변 이득 조절부(120)와 분리해서 폴디드 연산증폭기 형태로 취하면, 저전압에서 보다 넓은 입력크기를 가질 수 있고, 위상여유(phase margin)가 좋으며, 주파수 보상 캐패시턴스(frequency compensation capacitance; Cc)의 사용이 필요하지 않기 때문에 높은 주파수 영역에서 동작시킬 수가 있다.
[가변 이득 조절부]
가변 이득 조절부(120)는 입력부(110)로부터 출력되는 차동신호(Id+, Id-)를 전류 미러를 통해 입력받고, 외부 조절전압 신호(Vc+, Vc-)에 따라 가변되는 MOS 트랜지스터의 트랜스컨덕턴스(transconductance)의 크기에 따라 차동신호(Id+, Id-)를 가변하여 가변전류(veriable current; Iv+, Iv-)를 출력한다.
구체적으로, 도 2에 도시된 바와 같이 가변 이득 조절부(120)는 외부로부터 인가되는 바이어스 전압(Vb2)에 따라 동작되는 NMOS 트랜지스터(NM11 내지 NM14)와, 외부 이득조절전압(gain control voltage; Vc) 신호에 따라 트랜스컨덕턴스가 조절되는 NMOS 트랜지스터(NM9 및 NM10)와, 가변 이득 조절부(120)는 입력부(110)로부터 출력되는 차동신호(Id+, Id-) 신호와 바이어스 회로(122)의 출력신호에 따라 동작되는 NMOS 트랜지스터(NM5 내지 NM8)를 포함한다. 또한, 바이어스 회로(122)는 전원전압원(Vdd)와 접지전압원(Vss) 사이에 직렬로 접속된 전류원(Is2)과 NMOS 트랜지스터(NM15)를 포함한다.
NMOS 트랜지스터(NM11 내지 NM14)는 이중 소스 커플드 페어(double balance source coupled pair) 형태로 구성된다. 이에 따라, NMOS 트랜지스터(NM11 내지 NM14)은 노드(Q3 및 Q4)에서의 신호발생에 대해 안정된 동작을 하게 하고, NMOS 트랜지스터(NM11 내지 NM14)의 소오스단에서 저 임피던스(low impedance)를 가짐으로써 이득조절전압 신호(Vc)에 대한 가변전류(Iv+, Iv-)의 스윙(swing) 왜곡(distortion)을 최소화할 수 있다.
즉, NMOS 트랜지스터(NM11)는 NMOS 트랜지스터(NM5)의 드레인(drain)단과 출력단인 노드(Q3) 사이에 접속되며 바이어스 전압(Vb2)에 의해 동작된다. NMOS 트랜지스터(NM12)는 NMOS 트랜지스터(NM6)의 드레인단과 출력단인 노드(Q4) 사이에 접속되며 바이어스 전압(Vb2)에 의해 동작된다. NMOS 트랜지스터(NM13)는 NMOS 트랜지스터(NM7)의 드레인단과 출력단인 노드(Q3) 사이에 접속되며 바이어스 전압(Vb2)에 의해 동작된다. NMOS 트랜지스터(NM14)는 NMOS 트랜지스터(NM8)의 드레인단과 출력단인 노드(Q4) 사이에 접속되며 바이어스 전압(Vb2)에 의해 동작된다. 이러한 구성을 통해, 바이어스 전압(Vb2)에 따라 가변전류(Iv+, Iv-)이 풀(full) 스윙할 수 있도록 출력단 노드(Q3 및 Q4)에서 안정된 직류 동작점을 잡아준다. 즉, NMOS 트랜지스터(NM11 및 NM13)는 바이어스 전압(Vb2)에 따라 노드(Q3)로 출력되는 가변전류(Iv+)의 직류 동작점을 잡아주고, NMOS 트랜지스터(NM12 및 NM14)는 바이어스 전압(Vb2)에 따라 노드(Q4)로 출력되는 가변전류(Iv-)의 직류 동작점을 잡아준다.
NMOS 트랜지스터(NM9)는 NMOS 트랜지스터(NM5)의 드레인단과 NMOS 트랜지스터(NM6)의 드레인단 사이에 접속되며 이득조절전압 신호(Vc)에 따라 트랜스컨덕턴스가 가변된다. NMOS 트랜지스터(NM10)는 NMOS 트랜지스터(NM7)의 드레인단과 NMOS 트랜지스터(NM8)의 드레인단 사이에 접속되며 이득조절전압 신호(Vc)에 따라 트랜스컨덕턴스가 가변된다. 이러한 구성을 통해, NMOS 트랜지스터(NM5)에 복사되는 차동신호(Id+)는 이득조절전압 신호(Vc)에 따라 NMOS 트랜지스터(NM9)의 트랜스컨덕턴스 변화에 따라 NMOS 트랜지스터(NM11)를 통해 흐르는 전류와 NMOS 트랜지스터(NM13)를 통해 흐르는 전류가 가감되어 노드(Q3)에 전류(Iv+)크기로 출력된다. 또한, NMOS 트랜지스터(NM8)에 복사되는 차동신호(Id-)는 이득조절전압 신호(Vc)에 NMOS 트랜지스터(NM8)의 트랜스컨덕턴스 변화에 따라 NMOS 트랜지스터(NM14)를 통해 흐르는 전류와 NMOS 트랜지스터(NM12)를 통해 흐르는 전류가 가감되어 노드(Q4)에 전류(Iv-)로 출력된다.
NMOS 트랜지스터(NM5)는 NMOS 트랜지스터(NM11)와 접지전압원(Vss) 사이에 접속되며 차동신호(Id+)에 따라 동작된다. NMOS 트랜지스터(NM8)는 NMOS 트랜지스터(NM14)와 접지전압원(Vss) 사이에 접속되며 차동신호(Id-)에 따라 동작된다. NMOS 트랜지스터(NM7)는 NMOS 트랜지스터(NM13)와 접지전압원(Vss) 사이에 접속되며 바이어스 회로(122)의 바이어스 전류(Ib)에 따라 동작된다. NMOS 트랜지스터(NM8)는 NMOS 트랜지스터(NM14)와 접지전압원(Vss) 사이에 접속되며 차동신호(Id-)에 따라 동작된다.
[전류/전압 변환부]
전류/전압 변환부(130)는 가변 이득 조절부(120)로부터 출력되는 가변전류(Iv+, Iv-)를 입력받고, 출력단 부하 저항소자(R3 및 R4)를 이용하여 가변전류(Iv+, Iv-)를 차동 형태의 전압으로 변환하여 최종 가변 이득을 가지는 출력전압(Vo+, Vo-)을 출력한다. 한편, 본 발명의 바람직한 실시예에 따른 VGA의 특성은 저항소자(R3 및 R4)와 NMOS 트랜지스터(NM11 내지 NM14)의 각 드레인단에서의 기생 캐패시터의 기생 캐패시턴스(Cp)에 의해 좌우되므로 구성소자의 크기를 최적화하면 양호한 주파수 특성을 얻을 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에서는 저공급전압에서 외부 조절전압 신호에 의해 넓은범위를 가지는 입력신호에 대한 가변 이득 증폭 기능을 제공할 수 있으며, 저왜곡, 고선형성, 광대역 동작특성을 갖는 가변 이득 증폭기를 제공할 수있다.
또한, 본 발명에서는 가변 이득 증폭기를 MOS 트랜지스터를 이용하여 구성함으로써 다른 소자를 이용하는 가변 이득 증폭기들보타 IC로 내장하는 것이 가능하다.
도 1은 본 발명의 바람직한 실시예에 따른 가변 이득 증폭기를 설명하기 위하여 도시한 블럭 다이어그램이다.
도 2는 도 1에 도시된 가변 이득 증폭기의 상세 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 입력부 120 : 가변 이득 조절부
130 : 전류/전압 변환부

Claims (6)

  1. 삭제
  2. 폴디드 캐스코드 구조로 이루어지되, 제1 및 제2 입력신호를 차동 형태로 입력받고, 제1 바이어스 전압에 따라 상기 제1 및 제2 입력신호의 차신호를 증폭하여 제1 및 제2 차동신호를 발생하여 전류 미러 형태로 상기 제1 및 제2 차동신호를 출력하는 입력부;
    상기 제1 및 제2 차동신호와 바이어스 전류를 전류 미러 형태로 입력받아 직류 동작점을 결정하고, 이득조절전압 신호에 따라 가변 전압 이득을 가변시켜 제1 및 제2 가변전류를 발생하며, 제2 바이어스 전압에 따라 상기 제1 및 제2 가변전류를 출력하는 가변 이득 조절부; 및
    상기 제1 및 제2 가변전류를 입력받고, 상기 제1 및 제2 가변전류를 전압 형태의 제1 및 제2 출력전압으로 변환하여 출력하는 전류/전압 변환부를 포함하되,
    상기 입력부는 전원전압원과 접지전압원 사이에 접속되며 상기 제1 및 제2 입력신호를 차동 증폭하는 차동 증폭기와, 상기 차동 증폭기의 제1 출력단과 상기 가변 이득 조절부의 제1 입력단과 접속되며 상기 제1 바이어스 전압에 따라 동작되는 제1 PMOS 트랜지스터와, 상기 차동 증폭기의 제2 출력단과 상기 가변 이득 조절부의 제2 입력단과 접속되며 상기 제1 바이어스 전압에 따라 동작되는 제2 PMOS 트랜지스터와, 상기 제1 PMOS 트랜지스터와 상기 접지전압원 사이에 접속되며 상기 제1 PMOS 트랜지스터로부터 출력되는 상기 제1 차동신호를 상기 가변 이득 조절부의 제1 입력단으로 출력하는 제1 NMOS 트랜지스터와, 상기 제2 PMOS 트랜지스터와 상기 접지전압원 사이에 접속되며 상기 제2 PMOS 트랜지스터로부터 출력되는 상기 제2 차동신호를 상기 가변 이득 조절부의 제2 입력단으로 출력하는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 가변 이득 증폭기.
  3. 제 2 항에 있어서, 상기 차동 증폭기는,
    상기 전원전압원과 상기 제1 출력단 사이에 접속되는 제1 저항소자;
    상기 전원전압원과 상기 제2 출력단 사이에 접속되는 제2 저항소자;
    드레인단이 상기 제1 출력단과 접속되며 상기 제1 입력신호에 따라 동작되는 제3 NMOS 트랜지스터;
    드레인단이 상기 제2 출력단과 접속되고, 소스단이 상기 제3 NMOS 트랜지스터의 소스단과 접속되며, 상기 제2 입력신호에 따라 동작되는 제4 NMOS 트랜지스터; 및
    상기 제3 및 제4 NMOS 트랜지스터의 소스단과 상기 접지전압원 사이에 접속되어 상기 차동 증폭기의 바이어스 전류를 잡아주는 전류원을 포함하는 것을 특징으로 하는 가변 이득 증폭기.
  4. 제 2 항에 있어서, 상기 가변 이득 조절부는,
    소스단이 접지전압원과 접속되며 상기 제1 및 제2 차동신호에 따라 동작되는 제1 및 제2 NMOS 트랜지스터;
    소스단이 접지전압원과 접속되며 상기 바이어스 전류에 따라 동작되는 제3 및 제4 NMOS 트랜지스터;
    상기 제1 NMOS 트랜지스터의 드레인단과 상기 제3 NMOS 트랜지스터의 드레인단 사이에 접속되며 상기 이득조절전압 신호에 따라 트랜스컨덕턴스가 가변되는 제5 NMOS 트랜지스터;
    상기 제2 NMOS 트랜지스터의 드레인단과 상기 제4 NMOS 트랜지스터의 드레인단 사이에 접속되며 상기 이득조절전압 신호에 따라 트랜스컨덕턴스가 가변되는 제6 NMOS 트랜지스터;
    상기 제1 NMOS 트랜지스터의 드레인단과 상기 제1 가변전류가 출력되는 제1 출력단 사이에 접속되며, 상기 제2 바이어스 전압에 따라 상기 제1 가변전류를 출력하는 제7 NMOS 트랜지스터;
    상기 제2 NMOS 트랜지스터의 드레인단과 상기 제2 가변전류가 출력되는 제2 출력단 사이에 접속되며, 상기 제2 바이어스 전압에 따라 상기 제2 가변전류를 출력하는 제8 NMOS 트랜지스터;
    상기 제3 NMOS 트랜지스터의 드레인단과 상기 제2 출력단 사이에 접속되며, 상기 제2 바이어스 전압에 따라 상기 제2 가변전류를 제어하는 제9 NMOS 트랜지스터; 및
    상기 제4 NMOS 트랜지스터의 드레인단과 상기 제1 출력단 사이에 접속되며, 상기 제2 바이어스 전압에 따라 상기 제1 가변전류를 제어하는 제10 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 가변 이득 증폭기.
  5. 제 4 항에 있어서, 상기 바이어스 전류는,
    일단이 상기 전원전압원과 접속되는 전류원과, 상기 전류원의 타단과 상기 접지전압원 사이에 접속되고, 드레인단과 게이트단이 서로 접속되는 제11 NMOS 트랜지스터를 포함하는 바이어스 회로로부터 제공되는 것을 특징으로 하는 가변 이득 증폭기.
  6. 제 2 항에 있어서, 상기 전류/전압 변환부는,
    전원전압원과 상기 가변 이득 조절부의 제1 출력단과 접속되는 제1 저항소자; 및
    상기 전원전압원과 상기 가변 이득 조절부의 제2 출력단과 접속되는 제2 저항소자를 포함하는 것을 가변 이득 증폭기.
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