CN117097318B - 一种高速电流舵dac自适应开关限幅电路 - Google Patents
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Abstract
本发明涉及模拟集成电路技术领域，特别涉及一种高速电流舵DAC自适应开关限幅电路。包括：电流源单元，为DAC开关提供输出电流；差分限幅开关单元，对输入信号进行限幅并控制着所述电流源单元输出两条支路的导通与关断；自适应偏置电压电路，偏置点电压能跟随所述电流源单元的变化，防止漏电现象出现；本发明用于自适应调节DAC开关输入电压范围，减小输出信号毛刺的大小，杜绝漏电的现象，降低了谐波失真，从而提升电流舵DAC的动态性能。
Description
技术领域
本发明涉及模拟集成电路技术领域，特别涉及一种高速电流舵DAC自适应开关限幅电路。
背景技术
随着现代通信系统、信号处理系统和直接数字合成(DDS)系统的发展，越来越多的集成电路设计人员致力于片上系统(SOC)的研究和设计，DAC是最具挑战性的学科之一。DAC在不同的应用里对性能的要求都有所不同，如高速、高精度、低功耗、低电压等等。根据不同的需求选择合适的DAC架构，常用的DAC架构有电阻型DAC、电荷型DAC以及电流型DAC。电阻型DAC是采取基准电压进行分压的方式输出，结构简单，单调性好，但是对精度要求高的DAC电阻将会占用大量的芯片面积；电荷型DAC采用了电容上下极板电荷相等的原理，因此静态功耗较小，总体功耗较低，但是电容寄生效应导致电容失配较大，电容的充放电也限制了DAC的速度；电流型DAC采用开关电流的方式，寄生参数敏感度较小，能达到较高的转换速度，因此电流舵DAC相较于其他类型的DAC更适合在高速场合使用。
电流舵DAC是通过数字信号的改变来打开对应的电流源开关，各开关的电流求和后完成一个从电流到电压的转变，同时也完成了从数字信号到模拟信号的转变。在电流舵DAC的设计中，基准、电流源、滤波器的设计固然重要，但电流源的开关设计部分也决定了DAC动态性能的好坏。由于时钟馈通效应的影响，当输入信号的频率较高时，栅端的控制信号会通过MOS管本身的寄生电容耦合到源漏端，从而对输出产生影响。对电流舵DAC而言，时钟馈通效应的存在会使得输出信号随输入信号的瞬间变化以毛刺的形式存在输出波形当中，进一步导致了谐波失真。时钟馈通效应是由于工艺本身的特性存在的，无法避免。典型的电流舵开关如图1所示，电流源和开关管都由NMOS晶体管组成，ΔVSW为输入信号的摆幅，CGD、CGS分别为开关管栅漏、栅源之间的电容，CL为负载电容，馈通量可以表示为：。从式中可以看出可以通过减小开关信号的摆幅ΔVSW来减小时钟馈通所带来的影响。
目前电流舵DAC的限幅电路根据开关管的类型可分为上限幅电路和下限幅电路。上限幅电路输出低电平为GND，高电平低于VDD；下限幅电路输出高电平为VDD，低电平高于GND。如专利公开号为CN 102571097A的电压限幅电路，如图2所示，其工作原理如下：当输入IN为低电平时，NM5关断，MP4导通，反相器INV输出为高电平，MP2关断，从而MP1和MP4进行分压得到输出OUT为VGS4；当输入IN为高电平时，MN5导通，MP4截止，反相器INV输出为低，MP2和MP3导通，此时OUT为MP1和NM5的分压VDS5，因此该限幅电路的电压输出范围为VDS5-VGS4。它的优势在于VGS4的大小可以通过MP1和MP4的尺寸大小来调节，其输出范围得到了提高，但缺点是一旦尺寸确定，电压输出摆幅则是个定值，不能根据开关管节点电压的变化情况而改变。
发明内容
本发明的目的在于提供一种高速电流舵DAC自适应开关限幅电路，用于自适应调节DAC开关输入电压范围，减小输出信号毛刺的大小，杜绝漏电的现象，降低了谐波失真，从而提升电流舵DAC的动态性能。
为解决上述技术问题，本发明提供了一种高速电流舵DAC自适应开关限幅电路，包括：
电流源单元，为DAC开关提供输出电流；
差分限幅开关单元，对输入信号进行限幅并控制着所述电流源单元输出两条支路的导通与关断；
自适应偏置电压电路，偏置点电压能跟随所述电流源单元的变化，防止漏电现象出现；
其中，所述自适应偏置电压电路包括：第三电阻、第十NMOS晶体管、第十一NMOS晶体管、第十二NMOS晶体管、第十三NMOS晶体管、第十四NMOS晶体管、第十五NMOS晶体管、运算放大器、第一偏置电压、第二偏置电压、第三偏置电压和第四偏置电压；所述第十NMOS晶体管的漏端与电源电压连接，所述第十NMOS晶体管的源端与所述第十一NMOS晶体管的漏端连接，所述第十一NMOS晶体管的源端与所述第十二NMOS晶体管的漏端连接，所述第十二NMOS晶体管的源端与所述第十三NMOS晶体管的漏端连接，所述第十三NMOS晶体管的源端接地，所述第三电阻的上端接电源电压，所述第三电阻的下端与所述第十四NMOS晶体管的漏端连接，所述第十四NMOS晶体管的源端与所述第十五NMOS晶体管的漏端连接，所述第十五NMOS晶体管的源端接地，所述第十NMOS晶体管的栅端接电源电压，所述第十一NMOS晶体管的栅端与所述第三偏置电压连接，所述第十二NMOS晶体管的栅端与所述第二偏置电压连接，所述第十三NMOS晶体管的栅端与所述第一偏置电压连接，所述运算放大器的输出端与所述第十四NMOS晶体管的栅端连接，所述运算放大器的正端与所述第十一NMOS晶体管的漏端连接（此处第十NMOS晶体管的源端、第十一NMOS晶体管的漏端以及运算放大器的正端共同连接，形成Z点电压），所述运算放大器的负端与所述第十四NMOS晶体管的漏端连接，所述第十五NMOS晶体管的栅端接电源电压。
优选的，所述电流源单元包括：第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第一偏置电压、第二偏置电压和第三偏置电压；所述第三NMOS晶体管的源端与所述第四NMOS晶体管的漏端连接，所述第四NMOS晶体管的源端与所述第五NMOS晶体管的漏端连接，所述第五NMOS晶体管的源端接地，所述第四NMOS晶体管的栅端与所述第二偏置电压连接，所述第三NMOS晶体管的栅端与所述第三偏置电压连接，所述第五NMOS晶体管的栅端与所述第一偏置电压连接。
优选的，所述差分限幅开关单元包括：第一电阻、第二电阻、第一NMOS晶体管、第二NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管、第九NMOS晶体管、第四偏置电压、第一输入控制信号和第二输入控制信号；所述第一电阻和所述第二电阻的上端分别与所述电源电压连接，所述第一电阻的下端与所述第六NMOS晶体管的漏端连接，所述第二电阻的下端与所述第八NMOS晶体管的漏端连接，所述第六NMOS晶体管的源端与所述第七NMOS晶体管的漏端连接，所述第八NMOS晶体管的源端与所述第九NMOS晶体管的漏端连接，所述第七NMOS晶体管的源端接地，所述第九NMOS晶体管的源端接地，所述第一NMOS晶体管的栅端与所述第六NMOS晶体管的漏端连接（此处第一NMOS晶体管的栅端、第六NMOS晶体管的漏端以及第一电阻的下端共同连接，形成X点电压），所述第二NMOS晶体管的栅端与所述第八NMOS晶体管的漏端连接，所述第六NMOS晶体管的栅端与所述第四偏置电压连接，所述第八NMOS晶体管的栅端与所述第四偏置电压连接，所述第七NMOS晶体管的栅端与所述第二输入控制信号连接，所述第九NMOS晶体管的栅端与所述第一输入控制信号连接。
优选的，所述第一NMOS晶体管的漏端与第一电流输出端连接，所述第二NMOS晶体管的漏端与第二电流输出端连接；所述第一NMOS晶体管和所述第二NMOS晶体管的源端共同与所述第三NMOS晶体管的漏端连接，形成Y点电压。
优选的，所述运算放大器的输出端与所述第六NMOS晶体管和所述第八NMOS晶体管的栅端连接。
优选的，所述第三NMOS晶体管、所述第四NMOS晶体管和所述第五NMOS晶体管构成共源共栅管。
优选的，所述第一NMOS晶体管、所述第二NMOS晶体管和所述第十NMOS晶体管的尺寸相等；所述第三NMOS晶体管和所述第十一NMOS晶体管的尺寸相等；所述第四NMOS晶体管和所述第十二NMOS晶体管的尺寸相等；所述第五NMOS晶体管和所述第十三NMOS晶体管的尺寸相等；所述第一电阻、所述第二电阻和所述第三电阻的尺寸相等；所述第六NMOS晶体管、所述第八NMOS晶体管和所述第十四NMOS晶体管的尺寸相等；所述第七NMOS晶体管、所述第九NMOS晶体管和所述第十五NMOS晶体管的尺寸相等。
优选的，还包括：
所述DAC开关正常工作时：
当第二输入控制信号为低电平，此时第一输入控制信号为高电平，第七NMOS晶体管支路不导通，此时X点电压为电源电压，此时第一NMOS晶体管导通，电流通过第一电流输出端流出去；
当第二输入控制信号为高电平时，此时第一输入控制信号为低电平，第七NMOS晶体管支路导通，此时X点电压与第十四NMOS晶体管的漏端电压、Z点电压和Y点电压相等，第一NMOS晶体管的栅源电压VGS1等于0。
本发明与现有技术相比，具有如下有益效果：
本发明首先通过电流源单元偏置电压的设置确定开关管源端的最小值；输入信号并不直接流入到开关管中，而是进入到差分限幅开关单元中，通过电阻对其进行降幅，当输入为低电平时，输出为VDD，当输入为高电平时，输出令开关管的栅源电压VGS维持在0V左右，既杜绝了VGS>0可能出现的漏电现象，也减小了VGS<0而造成馈通量的增大；降幅的值则由自适应偏置电压电路来调节，为了避免面积的重复浪费，自适应偏置电压电路与电流源单元以及差分限幅开关单元不在同一个模块，该单元的输出只有一个电压值，用来给差分限幅开关单元中的MOS管提供偏置电压。该单元的器件尺寸与另外两单元的器件尺寸相同，因此用运放来钳制两点的电压，变化情况能如实反馈到差分限幅开关单元中，从而完成VGS的调节。
本发明通过自适应偏置电压电路可随温度、电源电压等因素的影响下，自动调节输出电压摆幅的大小，减小了馈通效应，避免了漏电现象的产生，从而提升了电流舵DAC的动态性能。
附图说明
图1为现有技术提供的馈通效应所示电路图。
图2为现有技术提供的限幅电路原理图。
图3为本发明的高速电流舵DAC自适应开关限幅电路原理图。
具体实施方式
以下结合附图和具体实施例对本发明作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如图3所示，本发明实施例提供了一种高速电流舵DAC自适应开关限幅电路，包括：电流源单元，为DAC开关提供输出电流；差分限幅开关单元，对输入信号进行限幅并控制着所述电流源单元输出两条支路的导通与关断；自适应偏置电压电路，偏置点电压能跟随所述电流源单元的变化，防止漏电现象出现。
电流源单元包括NMOS晶体管NM3、NMOS晶体管NM4、NMOS晶体管NM5以及偏置电压VB1、VB2、VB3。NMOS晶体管NM3的源端与NMOS晶体管NM4的漏端连接，NMOS晶体管NM4的源端与NMOS晶体管NM5的漏端连接，NMOS晶体管NM5的源端接地，NMOS晶体管NM4的栅端与偏置电压VB2连接，NMOS晶体管NM3栅端与偏置电压VB3相连，NMOS晶体管NM5的栅端与偏置电压VB1连接。
差分限幅开关单元包括电阻R1、电阻R2、NMOS晶体管NM1、NMOS晶体管NM2、NMOS晶体管NM6、NMOS晶体管NM7、NMOS晶体管NM8、NMOS晶体管NM9、自适应偏置电压VB4和输入控制信号DP、DN。电阻R1上端与电源电压VDD连接，电阻R2与电源电压VDD连接，电阻R1下端与NMOS晶体管NM6漏端连接，电阻R2下端与NMOS晶体管NM8漏端连接，NMOS晶体管NM6的源端与NMOS晶体管NM7的漏端连接，NMOS晶体管NM8的源端与NMOS晶体管NM9的漏端连接，NMOS晶体管NM7的源端接地，NMOS晶体管NM9的源端接地，NMOS晶体管NM1的栅端与NMOS晶体管NM6的漏端连接，NMOS晶体管NM2的栅端与NMOS晶体管NM8的漏端连接，NMOS晶体管NM6的栅端与自适应偏置电压VB4连接，NMOS晶体管NM8的栅端与自适应偏置电压VB4连接，NMOS晶体管NM7与输入控制信号DN连接，NMOS晶体管NM9的栅端与输入控制信号DP连接。
自适应偏置电压电路包括电阻R3、NMOS晶体管NM10、NMOS晶体管NM11、NMOS晶体管NMNMOS晶体管NM12、NMOS晶体管NM13、NMOS晶体管NM14、NMOS晶体管NM15、运算放大器A1和偏置电压VB1、VB2、VB3、VB4。
NMOS晶体管NM10的漏端与电源电压VDD连接，NMOS晶体管NM10的源端与NMOS晶体管NM11的漏端连接，NMOS晶体管NM11的源端与NMOS晶体管NM12的漏端连接，NMOS晶体管NM12的源端与NM13的漏端连接，NMOS晶体管NM13的源端接地，电阻R3的上端接电源电压VDD，电阻R3的下端与NMOS晶体管NM14的漏端连接，NMOS晶体管NM14的源端与NMOS晶体管NM15的漏端连接，NMOS晶体管NM15的源端接地，NMOS晶体管NM10的栅端接电源电压VDD，NMOS晶体管NM11的栅端与偏置电压VB3连接，NMOS晶体管NM12的栅端与偏置电压VB2连接，NMOS晶体管NM13的栅端与偏置电压VB1连接，运算放大器A1的输出端与NMOS晶体管NM14的栅端连接，运算放大器A1的正端与NMOS晶体管NM11的漏端连接，运算放大器A1的负端与NMOS晶体管NM14的漏端连接，NMOS晶体管NM15的栅端接电源电压VDD。
还包括如下工作原理：电源电压VDD为3.3V。首先，NM5、NM4、NM3构成了共源共栅管，提高了电流舵DAC的输出阻抗。VB1、VB2、VB3分别为NM5、NM4、NM3的偏置电压，VB1决定了电流源的大小，VB2、VB3由外部的偏置电路提供，这三个电压值由外部决定为定值，偏置电压VB2、VB3大小限制了当三个MOS管都处在饱和的情况下工作时Y点电压的最小值。NM1、NM2、NM10；NM11和NM3；NM12和NM4；NM13和NM5；R3、R1、R2；NM14、NM6、NM8；NM15、NM7、NM9尺寸对应相等，因此当NM13支路和NM5支路正常工作时，Z点电压与Y点电压近似相等。运算放大器的正端连接Z点，负端连接NM14的漏端，输出端为NM14、NM6以及NM8的栅端提供偏置电压VB4，因此不管是电源电压还是温度带来的扰动，运算放大器A1会改变VB4使得NM14漏端电压与Z点电压相等，又因为NM15支路是与NM7支路和NM9支路相同的，所以NM7支路导通（NM9支路关断）时X点电压近似等于Y点电压，NM9支路导通（NM7支路关断）时NM8漏端电压电压近似等于Y点电压，其中运算放大器A1采用普通的折叠共源共栅运放就能满足性能要求。
DAC开关正常工作时：当输入信号DN为低电平（DP为高电平），此时NM7支路关断，X点电压为VDD， NM1导通，电流通过IOUTN支路流出去，NM9导通，此时NM8漏端电压等于NM14漏端电压等于Z点电压等于Y点电压，NM2的栅源电压VGS2等于0；当输入信号DN为高电平时（DP为低电平），NM9支路关断，NM8漏端电压为VDD，NM2导通，电流通过IOUTP支路流出去，NM7导通，此时X点电压等于NM14漏端电压等于Z点电压等于Y点电压，NM1的栅源电压VGS1等于0，既使得摆幅变化ΔVSW不会过大而导致馈通效应产生的影响增大，也不会使得摆幅过小而导致NM1产生漏电现象。因此本发明的摆幅值是VDD减去Y点电压值，随着工艺、温度以及电源电压VDD自适应变化。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (7)
1.一种高速电流舵DAC自适应开关限幅电路，其特征在于，包括：
电流源单元，为DAC开关提供输出电流；
差分限幅开关单元，对输入信号进行限幅并控制着所述电流源单元输出两条支路的导通与关断；
自适应偏置电压电路，偏置点电压能跟随所述电流源单元的变化，防止漏电现象出现；
其中，所述电流源单元包括：第三NMOS晶体管(NM3)、第四NMOS晶体管(NM4)、第五NMOS晶体管(NM5)、第一偏置电压(VB1)、第二偏置电压(VB2)和第三偏置电压(VB3)；所述第三NMOS晶体管(NM3)的源端与所述第四NMOS晶体管(NM4)的漏端连接，所述第四NMOS晶体管(NM4)的源端与所述第五NMOS晶体管(NM5)的漏端连接，所述第五NMOS晶体管(NM5)的源端接地，所述第四NMOS晶体管(NM4)的栅端与所述第二偏置电压(VB2)连接，所述第三NMOS晶体管(NM3)的栅端与所述第三偏置电压(VB3)连接，所述第五NMOS晶体管(NM5)的栅端与所述第一偏置电压(VB1)连接；
所述自适应偏置电压电路包括：第三电阻(R3)、第十NMOS晶体管(NM10)、第十一NMOS晶体管(NM11)、第十二NMOS晶体管(NM12)、第十三NMOS晶体管(NM13)、第十四NMOS晶体管(NM14)、第十五NMOS晶体管(NM15)、运算放大器(A1)、第一偏置电压(VB1)、第二偏置电压(VB2)、第三偏置电压(VB3)和第四偏置电压(VB4)；所述第十NMOS晶体管(NM10)的漏端与电源电压(VDD)连接，所述第十NMOS晶体管(NM10)的源端与所述第十一NMOS晶体管(NM11)的漏端连接，所述第十一NMOS晶体管(NM11)的源端与所述第十二NMOS晶体管(NM12)的漏端连接，所述第十二NMOS晶体管(NM12)的源端与所述第十三NMOS晶体管(NM13)的漏端连接，所述第十三NMOS晶体管(NM13)的源端接地，所述第三电阻(R3)的上端接电源电压(VDD)，所述第三电阻(R3)的下端与所述第十四NMOS晶体管(NM14)的漏端连接，所述第十四NMOS晶体管(NM14)的源端与所述第十五NMOS晶体管(NM15)的漏端连接，所述第十五NMOS晶体管(NM15)的源端接地，所述第十NMOS晶体管(NM10)的栅端接电源电压(VDD)，所述第十一NMOS晶体管(NM11)的栅端与所述第三偏置电压(VB3)连接，所述第十二NMOS晶体管(NM12)的栅端与所述第二偏置电压(VB2)连接，所述第十三NMOS晶体管(NM13)的栅端与所述第一偏置电压(VB1)连接，所述运算放大器(A1)的输出端与所述第十四NMOS晶体管(NM14)的栅端连接，所述运算放大器(A1)的正端与所述第十一NMOS晶体管(NM11)的漏端连接，所述运算放大器(A1)的负端与所述第十四NMOS晶体管(NM14)的漏端连接，所述第十五NMOS晶体管(NM15)的栅端接电源电压(VDD)。
2.如权利要求1所述的一种高速电流舵DAC自适应开关限幅电路，其特征在于，所述差分限幅开关单元包括：第一电阻(R1)、第二电阻(R2)、第一NMOS晶体管(NM1)、第二NMOS晶体管(NM2)、第六NMOS晶体管(NM6)、第七NMOS晶体管(NM7)、第八NMOS晶体管(NM8)、第九NMOS晶体管(NM9)、第四偏置电压(VB4)、第一输入控制信号(DP)和第二输入控制信号(DN)；所述第一电阻(R1)和所述第二电阻(R2)的上端分别与所述电源电压(VDD)连接，所述第一电阻(R1)的下端与所述第六NMOS晶体管(NM6)的漏端连接，所述第二电阻(R2)的下端与所述第八NMOS晶体管(NM8)的漏端连接，所述第六NMOS晶体管(NM6)的源端与所述第七NMOS晶体管(NM7)的漏端连接，所述第八NMOS晶体管(NM8)的源端与所述第九NMOS晶体管(NM9)的漏端连接，所述第七NMOS晶体管(NM7)的源端接地，所述第九NMOS晶体管(NM9)的源端接地，所述第一NMOS晶体管(NM1)的栅端与所述第六NMOS晶体管(NM6)的漏端连接，所述第二NMOS晶体管(NM2)的栅端与所述第八NMOS晶体管(NM8)的漏端连接，所述第六NMOS晶体管(NM6)的栅端与所述第四偏置电压(VB4)连接，所述第八NMOS晶体管(NM8)的栅端与所述第四偏置电压(VB4)连接，所述第七NMOS晶体管(NM7)的栅端与所述第二输入控制信号(DN)连接，所述第九NMOS晶体管(NM9)的栅端与所述第一输入控制信号(DP)连接。
3.如权利要求2所述的一种高速电流舵DAC自适应开关限幅电路，其特征在于，所述第一NMOS晶体管(NM1)的漏端与第一电流输出端(IOUTN)连接，所述第二NMOS晶体管(NM2)的漏端与第二电流输出端(IOUTP)连接；所述第一NMOS晶体管(NM1)和所述第二NMOS晶体管(NM2)的源端共同与所述第三NMOS晶体管(NM3)的漏端连接。
4.如权利要求2所述的一种高速电流舵DAC自适应开关限幅电路，其特征在于，所述运算放大器(A1)的输出端与所述第六NMOS晶体管(NM6)和所述第八NMOS晶体管(NM8)的栅端连接。
5.如权利要求1所述的一种高速电流舵DAC自适应开关限幅电路，其特征在于，所述第三NMOS晶体管(NM3)、所述第四NMOS晶体管(NM4)和所述第五NMOS晶体管(NM5)构成共源共栅管。
6.如权利要求2所述的一种高速电流舵DAC自适应开关限幅电路，其特征在于，所述第一NMOS晶体管(NM1)、所述第二NMOS晶体管(NM2)和所述第十NMOS晶体管(NM10)的尺寸相等；所述第三NMOS晶体管(NM3)和所述第十一NMOS晶体管(NM11)的尺寸相等；所述第四NMOS晶体管(NM4)和所述第十二NMOS晶体管(NM12)的尺寸相等；所述第五NMOS晶体管(NM5)和所述第十三NMOS晶体管(NM13)的尺寸相等；所述第一电阻(R1)、所述第二电阻(R2)和所述第三电阻(R3)的尺寸相等；所述第六NMOS晶体管(NM6)、所述第八NMOS晶体管(NM8)和所述第十四NMOS晶体管(NM14)的尺寸相等；所述第七NMOS晶体管(NM7)、所述第九NMOS晶体管(NM9)和所述第十五NMOS晶体管(NM15)的尺寸相等。
7.如权利要求1-6任一项所述的一种高速电流舵DAC自适应开关限幅电路，其特征在于，还包括：
所述DAC开关正常工作时：
当第二输入控制信号(DN)为低电平，此时第一输入控制信号(DP)为高电平，第七NMOS晶体管(NM7)支路不导通，此时X点电压为电源电压(VDD)，此时第一NMOS晶体管(NM1)导通，电流通过第一电流输出端(IOUTN)流出去；
当第二输入控制信号(DN)为高电平时，此时第一输入控制信号(DP)为低电平，第七NMOS晶体管(NM7)支路导通，此时X点电压与第十四NMOS晶体管(NM14)的漏端电压、Z点电压和Y点电压相等，第一NMOS晶体管(NM1)的栅源电压VGS1等于0。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5184087A (en) * | 1991-03-30 | 1993-02-02 | Goldstar Electron Co., Ltd. | Transconductance amplifier using parasitic bipolar transistors to embody a constant voltage source |
| KR20040051366A (ko) * | 2002-12-12 | 2004-06-18 | 한국전자통신연구원 | 가변 이득 증폭기 |
| CN1829063A (zh) * | 2006-01-23 | 2006-09-06 | 北京万工科技有限公司 | 用于高速数模转换器中电流源开关的电压限幅器 |
| CN101741389A (zh) * | 2009-12-21 | 2010-06-16 | 西安电子科技大学 | 一种分段电流舵数模转换器 |
| CN102571097A (zh) * | 2010-12-31 | 2012-07-11 | 国民技术股份有限公司 | 用于控制电流舵型数模转换器电流源开关的电压限幅电路 |
| CN111722665A (zh) * | 2020-06-10 | 2020-09-29 | 重庆邮电大学 | 一种应用于高速度高精度电流舵dac的单位电流源电路 |
| CN115459777A (zh) * | 2022-09-23 | 2022-12-09 | 中科芯集成电路有限公司 | 一种适用于差分电流舵dac的偏置电路 |
| CN115842550A (zh) * | 2022-10-17 | 2023-03-24 | 中国电子科技集团公司第二十四研究所 | 电流舵数模转换器及其高频线性度提升方法 |
-
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Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5184087A (en) * | 1991-03-30 | 1993-02-02 | Goldstar Electron Co., Ltd. | Transconductance amplifier using parasitic bipolar transistors to embody a constant voltage source |
| KR20040051366A (ko) * | 2002-12-12 | 2004-06-18 | 한국전자통신연구원 | 가변 이득 증폭기 |
| CN1829063A (zh) * | 2006-01-23 | 2006-09-06 | 北京万工科技有限公司 | 用于高速数模转换器中电流源开关的电压限幅器 |
| CN101741389A (zh) * | 2009-12-21 | 2010-06-16 | 西安电子科技大学 | 一种分段电流舵数模转换器 |
| CN102571097A (zh) * | 2010-12-31 | 2012-07-11 | 国民技术股份有限公司 | 用于控制电流舵型数模转换器电流源开关的电压限幅电路 |
| CN111722665A (zh) * | 2020-06-10 | 2020-09-29 | 重庆邮电大学 | 一种应用于高速度高精度电流舵dac的单位电流源电路 |
| CN115459777A (zh) * | 2022-09-23 | 2022-12-09 | 中科芯集成电路有限公司 | 一种适用于差分电流舵dac的偏置电路 |
| CN115842550A (zh) * | 2022-10-17 | 2023-03-24 | 中国电子科技集团公司第二十四研究所 | 电流舵数模转换器及其高频线性度提升方法 |
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