CN111510090A - 一种高压摆率和宽输出范围的运算放大器 - Google Patents

Abstract

本发明提供一种高压摆率和宽输出范围的运算放大器，用于驱动容性负载，其包括差分对输入模块EA_INPUT、输出模块DRIVE_MOS和正反馈模块；差分对输入模块EA_INPUT用于接受差分输入的两条支路电压信号，用于产生两条支路电流差；输出模块DRIVE_MOS接收两条支路的电流差以驱动容性负载；正反馈模块连接在的输出模块DRIVE_MOS的输出端和差分对输入模块EA_INPUT的输入端之间；其中，差分对输入模块EA_INPUT的输入端电位瞬时变化，通过正反馈模块使差分输入的两条支路驱动电流差增加；对于N型输入对管结构，通过瞬时增加的驱动电流来驱动容性负载上电位抬升时的压摆率；对于P型输入对管结构，通过瞬时增加的驱动电流来驱动容性负载上电位下拉时的压摆率。

Description

一种高压摆率和宽输出范围的运算放大器

技术领域

本发明属于集成电路设计领域，涉及图像传感技术，尤其涉及一种高压摆率和宽输出范围的运算放大器。

背景技术

CMOS图像传感器芯片在近年来不断得到发展，已逐渐取代CCD并广泛应用于各类便携式成像电子设备、安防监控设备、车载电子等。

在CMOS图像传感器芯片系统中的诸多电路模块，模拟/数字转换电路(Analog-to-Digital Converter，简称ADC)在光电信号转换过程中起到核心的作用，因此，ADC的转换精度和工作频率将直接影响CMOS图像传感器成像的质量，即高帧率作为一个重要性能指标，直接影响到动态成像质量，成为设计者最关心的问题之一。逐次逼近型ADC(SAR_ADC)因高速低功耗的特点被广泛多个领域，在CMOS图像传感器芯片系统也应用较多。

目前，SAR_ADC主要使用电容阵列定标和量化电位，这种电容阵列等效后的电容值一般有上百皮。由于电容阵列两端的参考电位均来自于基准模块中产生的电压，再通过运算放大器输出电流驱动容性负载。如果要驱动上百皮的电容，满足ADC工作时钟频率，普通运算放大器难以实现。

为了使电容阵列的电荷量保持不变，在阵列两端变化的电位必须能够快速稳定，用于传递参考电压的运算放大器需要有足够大的压摆率。

发明内容

本发明所要解决的技术问题主要在于提出一种高压摆率和宽输出范围的运算放大器，以驱动容性负载。

为实现上述目的，本发明的技术方案如下：

一种高压摆率和宽输出范围的运算放大器，所述运算放大器包括对称运算放大模块，所述对称运算放大模块为所述N型输入对管结构或P型输入对管结构，其特征在于，所述对称运算放大模块包括：

差分对输入模块EA_INPUT，用于接受差分输入的两条支路电压信号，用于产生两条支路电流差；

输出模块DRIVE_MOS，接收所述两条支路的电流差以驱动容性负载；

正反馈模块，连接在所述的输出模块DRIVE_MOS的输出端和所述差分对输入模块EA_INPUT的输入端之间；所述正反馈模块根据所述的输出模块DRIVE_MOS的输出端电压变化产生反馈电流，所述反馈电流被送到所述差分对输入模块EA_INPUT的输入端；所述差分对输入模块EA_INPUT的输入端电位瞬时变化，即所述正反馈模块使所述差分对输入模块EA_INPUT输入的两条支路驱动电流差增加，以使所述输出模块DRIVE_MOS输出的用于驱动容性负载的驱动电流增加；其中，

对于所述N型输入对管结构，通过瞬时增加的驱动电流来驱动所述容性负载上电位抬升时的压摆率；对于所述P型输入对管结构，通过瞬时增加的驱动电流来驱动所述容性负载上电位下拉时的压摆率。

优选地，所述容性负载为SAR型ADC中的电容阵列。

为实现上述目的，本发明的又技术方案如下：

一种高压摆率和宽输出范围的运算放大器；所述运算放大器包括对称运算放大模块，用于驱动容性负载，其特征在于，所述对称运算放大模块为所述N型输入对管结构，其还包括：输入端VIN_P和VIN_N、输出端VOUT、9个NMOS管(N1～N9)和9个PMOS管(P1～P9)；每个所述NMOS管衬底接地，每个所述PMOS管衬底接电源；

其中，所述输入端VIN_P和VIN_N分别接所述NMOS管N1和所述NMOS管N2栅极，同时所述NMOS管N1和所述NMOS管N2源极相接于所述NMOS管N3和所述NMOS管N4漏极；所述NMOS管N3栅极接偏置VBN；所述NMOS管N3和所述NMOS管N4源极接地电位VSS；所述NMOS管N4栅极接所述NMOS管N7和所述NMOS管N8栅极；所述NMOS管N5的栅极和漏极相接，所述NMOS管N5的源极接地VSS；所述NMOS管N6栅极接所述NMOS管N5栅极，所述NMOS管N6源极接所述NMOS管N7漏极，所述NMOS管N6漏极接所述NMOS管N7栅极；所述NMOS管N9源极接所述NMOS管N8漏极，所述NMOS管N9栅极接所述NMOS管N6栅极；所述NMOS管N7和所述NMOS管N8源极接地电位VSS；所述PMOS管P1、所述PMOS管P2、所述PMOS管P3和所述PMOS管P4栅极接偏置VBPC2，所述PMOS管P1漏极接所述NMOS管N1漏极和所述PMOS管P5栅极，所述PMOS管P1源极接所述PMOS管P5漏极；所述PMOS管P5栅极接所述PMOS管P8栅极；所述PMOS管P2漏极接所述NMOS管N2漏极和所述PMOS管P6栅极，所述PMOS管P2源极接所述PMOS管P6漏极；所述PMOS管P6栅极接所述PMOS管P7栅极，所述PMOS管P3源极接所述PMOS管P2源极，所述PMOS管P3漏极接所述NMOS管N5漏极；所述PMOS管P7漏极接所述PMOS管P1源极和所述PMOS管P4源极，所述PMOS管P4漏极接所述NMOS管N6漏极；所述PMOS管P8漏极接所述PMOS管P9源极，所述PMOS管P9栅极接偏置VBPC1，所述PMOS管P9漏极与所述NMOS管N9漏极相接作为所述输出端VOUT；所述PMOS管P5、所述PMOS管P8、所述PMOS管P6和所述PMOS管P7源极接电源VDD；偏置电路BIAS Module为所述NMOS管N3、所述PMOS管P1和所述PMOS管P9栅极提供偏置电压VBN,VBPC2,VBPC1；

其中，当所述PMOS管P1源极电位升高通过所述PMOS管P4源极和所述NMOS管N7栅极反馈给所述NMOS管N4栅极，增加了所述NMOS管N1和所述NMOS管N2对管的电流源；所述PMOS管P3电流支路抽取了所述PMOS管P6的电流，使所述NMOS管N1和所述NMOS管N2对管电流差增加，所述PMOS管P5和所述PMOS管P8栅极电位降低，以使通过所述PMOS管P8和所述PMOS管P9的充电通路过流增大。

为实现上述目的，本发明的又技术方案如下：

一种高压摆率和宽输出范围的运算放大器；所述运算放大器包括对称运算放大模块，用于驱动容性负载，其特征在于，所述对称运算放大模块为所述P型输入对管结构，其包括：输入端VIN_P和VIN_N、输出端VOUT、9个NMOS管(N1～N9)和9个PMOS管(P1～P9)；每个所述NMOS管衬底接地，每个所述PMOS管衬底接电源；

其中，所述输入端VIN_P和VIN_N分别接所述PMOS管P1和所述PMOS管P2栅极，同时所述PMOS管P1和所述PMOS管P2源极相接于所述PMOS管P5和所述PMOS管P6漏极；所述PMOS管P5栅极接偏置VBP；所述PMOS管P5和所述PMOS管P6源极接电源电位VSS；所述PMOS管P6栅极接所述PMOS管P7和所述PMOS管P8栅极；所述PMOS管P3的栅极和漏极相接，所述PMOS管P3的源极接地VSS；所述PMOS管P4栅极接所述PMOS管P3栅极，所述PMOS管P4源极接所述PMOS管P7漏极，所述PMOS管P4漏极接所述PMOS管P7栅极；所述PMOS管P9源极接所述PMOS管P8漏极，所述PMOS管P9栅极接所述PMOS管P4栅极；所述PMOS管P7和所述PMOS管P8源极接电源电位VDD；所述NMOS管N1、所述NMOS管N2、所述NMOS管N3和所述NMOS管N4栅极接偏置VBPC1，所述NMOS管N1漏极接所述PMOS管P1漏极和所述NMOS管N5栅极，所述NMOS管N1源极接所述NMOS管N5漏极；所述NMOS管N5栅极接所述NMOS管N8栅极；所述NMOS管N2漏极接所述PMOS管P2漏极和所述NMOS管N6栅极，所述NMOS管N2源极接所述NMOS管N6漏极；所述NMOS管N6栅极接所述NMOS管N7栅极，所述NMOS管N3源极接所述NMOS管N2源极，所述NMOS管N3漏极接所述PMOS管P3漏极；所述NMOS管N7漏极接所述NMOS管N1和所述NMOS管N4源极，所述NMOS管N4漏极接所述PMOS管P4漏极；所述NMOS管N8漏极接所述NMOS管N9源极，所述NMOS管N9栅极接偏置VBPC2，所述NMOS管N9漏极与所述PMOS管P9漏极相接作为所述输出端VOUT；所述NMOS管N5、所述NMOS管N8、所述NMOS管N6和所述NMOS管N7源极接地电位VSS；偏置电路BIAS Module为所述PMOS管P5、所述NMOS管N1和所述NMOS管N9栅极提供偏置电压VBN,VBPC1,VBPC2；

其中，当所述NMOS管N1源极电位升高通过所述NMOS管N4源极和所述NMOSN7栅极反馈给所述NMOSN4栅极，增加了所述PMOS管P1和所述PMOS管P2对管的电流源；所述NMOS管N3电流支路抽取了所述NMOS管N6的电流，使所述PMOS管P1和所述PMOS管P2对管电流差增加，所述NMOS管N5和所述NMOS管N8栅极电位降低，以使通过所述NMOS管N8和所述NMOS管N9的充电通路过流增大。

从上述技术方案可以看出，本发明主要应用于CMOS图像传感器芯片设计领域中，具体地用于驱动较大电容阵列，使容性负载端在时序控制信号时间段内达到要求的电位值。尤其在SAR型ADC中，本发明的技术方案，通过在常规的对称运算放大器的差分对输入模块EA_INPUT的输入端和输出模块DRIVE_MOS的输出端增加一正反馈模块，使差分对输入模块EA_INPUT的两条支路驱动电流差增加，以实现驱动DAC电容阵列两端参考电压的对称运算放大器具有足够大的压摆率。

附图说明

图1所示为基于常规对称结构的OTA型运算放大器的示意图

图2是作为BUFFER使用的单位增益连接方式的OTA型运算放大器的示意图

图3所示为OTA型运算放大器电位输入和输出的曲线示意图

图4所示为在OTA型运算放大器电路中通过增加共源共栅(cascode)管以实现提高电路的开环增益同时提高输出端PSRR的示意图

图5所示为本发明实施例中的高压摆率和宽输出范围的运算放大器的示意图

图6所示为本发明实施例中OTA型运算放大器电路增加电位上抬增强结构的示意图

图7所示为本发明实施例中OTA型运算放大器电路增加电位下拉增强结构的示意图

其中，图6和图7中的P1～P9为普通PMOS管，N1～N9为普通NMOS管，PMOS管衬底均接电源，NMOS管衬底均接地

具体实施方式

下面结合附图1-7，对本发明的具体实施方式作进一步的详细说明。

需要说明的是，在本发明的实施例中，该高压摆率和宽输出范围的运算放大器是基于对称运算放大模块电路结构，尤其可以基于常规的对称型跨导运算放大器(Operational Transconductance Amplifier，简称OTA)，OTA运算放大器是一种将输入差分电压转换为输出电流的放大器，因而它是一种电压控制电流源(Voltage controlledcurrent source，简称VCCS)。

本发明的技术方案是基于常规的对称型OTA运算放大器来作为单位增益的BUFFER，并增加一条正反馈通路，使该常规对称结构的OTA型运算放大器，在输入电位瞬时上抬或者下拉时，通过正反馈通路使输入对管的两条支路电流差值增大，以此增加输出端PMOS管或NMOS管的栅源电压绝对值增大。例如，当需要对电容负载进行电位拉升时，BUFFER的输出端PMOS管栅源电压绝对值增大，在输出电位稳定前保持在线性区，输出比同型常规结构BUFFER大很多的充电电流，输出端的压摆率能得到显著提高，输出电位稳定后所有MOS管都恢复到饱和区。同理，如果需要对电容负载进行电位下拉时，通过正反馈通路使输出端NMOS管栅源增加，使输出端到地放电电流增大从而快速下拉电位至稳定。根据电路仿真结果显示，本发明实施例中的对称结构的OTA型运算放大器的压摆率比常规对称结构的OTA型运算放大器的压摆率至少提高2.5倍以上。

请参阅图1和图2，图1所示为基于常规对称结构的OTA型运算放大器的示意图，图2是作为BUFFER使用的单位增益连接方式的OTA型运算放大器的示意图。如图1所示，在现有技术中，通常将常规对称结构的OTA型运算放大器采用单位增益连接方式作为参考电压的驱动器(BUFFER)，如图2所示，该OTA型运算放大器输入端即为VIN_P和VIN_N，输出端即为VOUT。

请参阅图3，图3所示为OTA型运算放大器电位输入和输出的曲线示意图。如图3所示，图中实线为BUFFER输入从VIN_1到VIN2，t0为输入稳定时间点，输出应跟随输入上抬到VIN_2，由于充电流过程会比输入延后达到稳定值。图中VOUT_STD为采用常规结构输出曲线示意，稳定时间点t2。当在一定频率的时序控制下，电位稳定时间必须足够短，否则电路无法正常工作，如短虚线VOUT所示，稳定时间点t1<t2，由下述电容特性可以看出：

电压变化量dV/dt越大，电容值C保持不变时，充电电流I越大，所以输出电压稳定时间越短，则需要越大的充电电流。

在一般的参考电压输出BUFFER应用中，考虑到电压跟随精度，作为BUFFER的运放的开环增益不能太低，因此，请参阅图4，图4所示为也业界通常在OTA型运算放大器电路中通过增加共源共栅管(Cascode)以实现提高电路的开环增益同时提高输出端PSRR的示意图。

对于图4的结构中，正向输入端VIN_P作为BUFFER输入，当在VIN_P有一个瞬时电位抬升时，NMOS管N1栅电压升高，由差分输入端很容易知道NMOS管N1支路电流增大，NMOS管N2支路电流降低。因此，NMOS管P5栅极电位降低致使PMOS管P5的漏极电位升高；另一方面，经过PMOS管P6、PMOS管P2和NMOS管N2电流降低，使PMOS管P6的栅极电位升高，因此，PMOS管P7漏极电位经由PMOS管P4、NMOS管N6和NMOS管N7支路拉低，NMOS管N7栅极电位降低。最终输入端电位抬升反应到输出端的节点电位变化，PMOS管P8和NMOS管N8栅极电位降低。从电路上看到，PMOS管P8栅源电压绝对值增加，而NMOS管N8栅源电压降低，输出端将会产生充电电流到容性负载，这是一个常规的单位增益运放输出跟随电位变化过程。

然而，以下两个因素限制了输出端电位压摆率，首先，即使PMOS管P8栅源绝对值增大，使过流增大，但PMOS管P8栅电压降低幅度不会太大，一般100mv左右(根据实际应用条件会略有差异)就可以满足正向输入端支路电流平衡，同时NMOS管N9和NMOS管N8支路仍然需要静态电流，所以用于输出端抬升电位的充电电流有限；然后，通过PMOS管P8最大电流并不是一直保持的，当输出端电位抬升一定量后，PMOS管P8重新进入饱和区，此时，经过PMOS管P8电流降低且近乎不变，因此，电位抬升减缓滞后。

因此，在本发明的实施例中，为了改善上述的两个问题，该高压摆率和宽输出范围的运算放大器工作原理为，其通过增加正反馈通路和优化电路结构来提高该运放作为单位增益BUFFER，以驱动较大电容阵列上抬电位和下拉电位时的压摆率。

具体地，请参阅图5，图5所示为本发明高压摆率和宽输出范围的运算放大器的示意图。如图5所示，该高压摆率和宽输出范围的运算放大器基于对称OTA型运算放大器，在该对称OTA型运算放大器结构中增加了一正反馈型通路。

该高压摆率和宽输出范围的运算放大器包括对称运算放大模块电路结构为N型输入对管结构或P型输入对管结构，其通过差分的电压输入反应电流增益，电流增益为放大增益，放大增益用于驱动容性负载，通常该容性负载为SAR型ADC中的电容阵列。该高压摆率和宽输出范围的运算放大器还包括差分对输入模块EA_INPUT、输出模块DRIVE_MOS和正反馈模块。

差分对输入模块EA_INPUT用于接受差分输入的两条支路电压信号，用于产生两条支路电流差；输出模块Drive_MOS接收两条支路的电流差以驱动容性负载，输出模块Drive_MOS为驱动MOS管部分，该部分对应于图4中的PMOS管P8、PMOS管P9、NMOS管N8和NMOS管N9；正反馈模块连接在输出模块DRIVE_MOS的输出端和差分对输入模块EA_INPUT的输入端之间；其中，差分对输入模块EA_INPUT的输入端电位瞬时变化，通过正反馈模块使差分输入的两条支路驱动电流差增加；即检测到输出模块DRIVE_MOS的输出端电压变化时，通过这个正反馈通路产生反馈电流，使差分对输入模块EA_INPUT的的尾电流增加，以达到给容性负载提供更大驱动电流的目的。

对于N型输入对管结构，通过瞬时增加的驱动电流来驱动容性负载上电位抬升时的压摆率；对于P型输入对管结构，通过瞬时增加的驱动电流来驱动容性负载上电位下拉时的压摆率。

下面通过两个具体的高压摆率和宽输出范围的运算放大器电路，来详细阐明本发明的思路。

实施例1

请参阅图6，图6所示为本发明实施例中OTA型运算放大器电路增加电位上抬增强结构的示意图。如图6所示，该种高压摆率和宽输出范围的运算放大器用于驱动容性负，其包括对称运算放大模块，对称运算放大模块为N型输入对管结构，其包括：输入端VIN_P和VIN_N、输出端VOUT、9个NMOS管(N1～N9)和9个PMOS管(P1～P9)；每个NMOS管衬底接地，每个PMOS管衬底接电源。

在本实施例中，其具体的电路结构如下：

输入端VIN_P和VIN_N分别接NMOS管N1和NMOS管N2栅极，同时NMOS管N1和NMOS管N2源极相接于NMOS管N3和NMOS管N4漏极；NMOS管N3栅极接偏置VBN；NMOS管N3和NMOS管N4源极接地电位VSS；NMOS管N4栅极接NMOS管N7和NMOS管N8栅极；NMOS管N5的栅极和漏极相接，NMOS管N5的源极接地VSS；NMOS管N6栅极接NMOS管N5栅极，NMOS管N6源极接NMOS管N7漏极，NMOS管N6漏极接NMOS管N7栅极；NMOS管N9源极接NMOS管N8漏极，NMOS管N9栅极接NMOS管N6栅极；NMOS管N7和NMOS管N8源极接地电位VSS；PMOS管P1、PMOS管P2、PMOS管P3和PMOS管P4栅极接偏置VBPC2，PMOS管P1漏极接NMOS管N1漏极和PMOS管P5栅极，PMOS管P1源极接PMOS管P5漏极；PMOS管P5栅极接PMOS管P8栅极；PMOS管P2漏极接NMOS管N2漏极和PMOS管P6栅极，PMOS管P2源极接PMOS管P6漏极；PMOS管P6栅极接PMOS管P7栅极，PMOS管P3源极接PMOS管P2源极，PMOS管P3漏极接NMOS管N5漏极；PMOS管P7漏极接PMOS管P1和PMOS管P4源极，PMOS管P4漏极接NMOS管N6漏极；PMOS管P8漏极接PMOS管P9源极，PMOS管P9栅极接偏置VBPC1，PMOS管P9漏极与NMOS管N9漏极相接作为输出端VOUT；PMOS管P5、PMOS管P8、PMOS管P6和PMOS管P7源极接电源VDD；偏置电路BIAS Module为NMOS管N3、PMOS管P1和PMOS管P9栅极提供偏置电压VBN,VBPC2,VBPC1。

其中，PMOS管P1源极和PMOS管P4源极相接，PMOS管P1源极电位升高通过PMOS管P4源极和NMOS管N7栅极反馈给NMOS管N4栅极，增加了输入对管电流源；PMOS管P3电流支路抽取了PMOS管P6的电流，使NMOS管N1和NMOS管N2对管电流差增加，PMOS管P5和PMOS管P8栅极电位降低，以使通过PMOS管P8和PMOS管P9的充电通路过流增大。

也就是说，上述电路为提高电位上拉压摆率结构，增加PMOS管P1和PMOS管P4通路，同时NMOS管N6偏置电压由内部提供，偏置电流抽取PMOS管P6流过电流，增加NMOS管N4作为另一个电流源来接收反馈电压。

具体地，通过PMOS管P5、PMOS管P4、NMOS管N6、NMOS管N7、NMOS管N4、NMOS管N1和PMOS管P1形成了一个正反馈通路，该反馈原理如下：

输入端VIN_P有一个电位抬升时，PMOS管P5的栅电位同样会降低使其漏极电位升高，因此，将PMOS管P7的漏极本该降低的电位拉高了，这样的电位变化很快反应到NMOS管N7栅极，使NMOS管N7栅极电压升高，NMOS管N4作为电流源其栅极接NMOS管N7栅极，被同样抬高，增加了差分输入的电流源电流。

由于PMOS管P3和NMOS管N5在PMOS管P6的漏极抽取了一部分电流，使PMOS管P2源极电位下降，在该状态下NMOS管N2和PMOS管P2支路所需的平衡电流更小了，相反NMOS管N1和PMOS管P1支路的电流也就更大了。

从上述可以知道，PMOS管P5的栅极电位将进一步降低以满足此时的支路平衡电流，由于正负支路的电流差值增大，PMOS管P8栅极电位下降至使其处于深线性区，此时的PMOS管P8相当于一个开启的开关管，会流过更大的电流。

虽然NMOS管N7栅极电位增加，使NMOS管N8栅源电压增加，NMOS管N8和NMOS管N9静态电流增大，但相比于PMOS管P8的电流小很多，提供到输出端的充电电流比图3所示的结构会大很多。不仅如此，由于反馈通路存在，PMOS管P8几乎一直保持线性区直到输出电位接近输入电位，电路中相关节点电压才退出反馈状态，达到差分的稳定态。因此，充电电流不仅增大而且在整个充电过程中几乎保持，极大缩短了输出电位稳定时间。

上述图6为本发明提出的具体电路其中一个类型，该电路为提高电位上拉压摆率结构，即用于提高电位抬升压摆率的使用环境，类似的将电路中的MOS管和电源上下对换镜像后得到图7中所示电路，可用于提高电位拉低压摆率，放电流增大原理和上述电位抬升反馈原理类似，最终反应到图7中NMOS管N8栅极电压增大来增加输出端VOUT通过NMOS管N9和NMOS管N8放电流，以此来下来输出端电位。

实施例2

请参阅图7，图7所示为本发明实施例中OTA型运算放大器电路增加电位下拉增强结构的示意图。如图7所示，该种高压摆率和宽输出范围的运算放大器用于驱动容性负载，其包括对称运算放大模块。该对称运算放大模块输入端VIN_P和VIN_N、输出端VOUT、9个NMOS管(N1～N9)和9个PMOS管(P1～P9)；每个NMOS管衬底接地，每个PMOS管衬底接电源。

在本实施例中，其具体的电路结构如下：

该高压摆率和宽输出范围的运算放大器的输入端VIN_P和VIN_N分别接PMOS管P1和PMOS管P2栅极，同时PMOS管P1和PMOS管P2源极相接于PMOS管P5和PMOS管P6漏极；PMOS管P5栅极接偏置VBP；PMOS管P5和PMOS管P6源极接电源电位VSS；PMOS管P6栅极接PMOS管P7和PMOS管P8栅极；PMOS管P3的栅极和漏极相接，PMOS管P3的源极接地VSS；PMOS管P4栅极接PMOS管P3栅极，所述PMOS管P4源极接所述PMOS管P7漏极，所述PMOS管P4漏极接所述PMOS管P7栅极；所述PMOS管P9源极接所述PMOS管P8漏极，所述PMOS管P9栅极接所述PMOS管P4栅极；所述PMOS管P7和PMOS管P8源极接电源电位VDD；NMOS管N1、NMOS管N2、NMOS管N3和NMOS管N4栅极接偏置VBPC1，NMOS管N1漏极接PMOS管P1漏极和NMOS管N5栅极，NMOS管N1源极接NMOS管N5漏极；NMOS管N5栅极接NMOS管N8栅极；NMOS管N2漏极接PMOS管P2漏极和NMOS管N6栅极，NMOS管N2源极接NMOS管N6漏极；NMOS管N6栅极接NMOS管N7栅极，NMOS管N3源极接NMOS管N2源极，NMOS管N3漏极接PMOS管P3漏极；NMOS管N7漏极接NMOS管N1和NMOS管N4源极，NMOS管N4漏极接PMOS管P4漏极；NMOS管N8漏极接NMOS管N9源极，NMOS管N9栅极接偏置VBPC2，NMOS管N9漏极与PMOS管P9漏极相接作为输出端VOUT；NMOS管N5、NMOS管N8、NMOS管N6和NMOS管N7源极接地电位VSS；偏置电路BIAS Module为PMOS管P5、NMOS管N1和NMOS管N9栅极提供偏置电压VBN,VBPC1,VBPC2；

其中，NMOS管N1和NMOS管N4源极相接，NMOS管N1源极电位升高通过NMOS管N4源极和NMOSN7栅极反馈给NMOSN4栅极，增加了输入对管电流源；NMOS管N3电流支路抽取了NMOS管N6的电流，使PMOS管P1和PMOS管P2对管电流差增加，NMOS管N5和NMOS管N8栅极电位降低，以使通过NMOS管N8和NMOS管N9的充电通路过流增大。

下面以图6中结构阐述电路的工作条件(图7电路分析原理类似，只是上下镜像对应，在此不再赘述)。

与图4的常规对称结构相比，图6中电路将不再严格对称，这也是因为应用于单位增益的BUFFER，失调电压影响不大。电路中差分输入支路NMOS管N1和PMOS管P1与NMOS管N2和PMOS管P2对称匹配，输入输出电压稳定时，两条支路电流相等。

假设PMOS管P1～P7流过电流分别为I₁～I₇，存在如下关系：

I₇＝I₇₁+I₇₄

I₁＝I₅+I₇₁

I₆＝I₂+I₃

I₄＝I₇₄，I₁＝I₂

上式中I₇₁和I₇₄分别为通过P7流向P1和P4的电流，且I₇₁>I₇₄。

由以上电流关系式知，I₅远小于I₆，PMOS管P5的宽长比可以做小，提高在电流变化时PMOS管P5栅源电压的变化量，同时PMOS管P5跨导g_m5远小于PMOS管P6跨导g_m6。PMOS管P5和PMOS管P6栅极节点引入极点f_p5,f_p6分别为：

其中，C_P5和C_P6为PMOS管P5和PMOS管P6栅极等效电容，由于PMOS管P8尺寸通常较大来提供大的充电流，因此，C_P5>C_P6同时g_m5<g_m6，很容易得到f_p5远小于f_p6。

并且，在输出端VOUT存在很高的阻抗和带载为大电容阵列，带来大输出摆幅(电源电压3.3v时，范围大约为400mv～3v)同时输出端VOUT节点引入的极点：

R_out≈g_mp9r_op9r_op8g_mn9r_on9r_on8

其中，Cload为负载电容，g_mp9和g_mn9为PMOS管P9和NMOS管N9跨导；r_op9,r_op8,r_on9,r_on8为PMOS管P9、PMOS管P8、NMOS管N9和NMOS管N8小信号电阻。在NMOS管N7栅极有源电流镜转单端输出存在一对零极点，不影响相位裕度。因此，很容易得到fm为主极点，同常规对称结构不同的是还有一个次极点f_p5。该电路作为BUFFER时环路增益在0dB以上是具有两个极点f_m和f_p5。

综上所述，在上述电路系统中，从参考电压到大容性负载之间的驱动BUFFER，合理使用图6的电位上抬增强与图7的电位下拉增强结构，可以很大程度降低电压稳定时间提高系统的稳定性。

以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (6)

1.一种高压摆率和宽输出范围的运算放大器，所述运算放大器包括对称运算放大模块，所述对称运算放大模块为所述N型输入对管结构或P型输入对管结构，其特征在于，所述对称运算放大模块包括：

差分对输入模块EA_INPUT，用于接受差分输入的两条支路电压信号，用于产生两条支路电流差；

输出模块DRIVE_MOS，接收所述两条支路的电流差以驱动容性负载；

正反馈模块，连接在所述的输出模块DRIVE_MOS的输出端和所述差分对输入模块EA_INPUT的输入端之间；所述正反馈模块根据所述的输出模块DRIVE_MOS的输出端电压变化产生反馈电流，所述反馈电流被送到所述差分对输入模块EA_INPUT的输入端；所述差分对输入模块EA_INPUT的输入端电位瞬时变化，即所述正反馈模块使所述差分对输入模块EA_INPUT输入的两条支路驱动电流差增加，以使所述输出模块DRIVE_MOS输出的用于驱动容性负载的驱动电流增加；其中，

对于所述N型输入对管结构，通过瞬时增加的驱动电流来驱动所述容性负载上电位抬升时的压摆率；对于所述P型输入对管结构，通过瞬时增加的驱动电流来驱动所述容性负载上电位下拉时的压摆率。

2.根据权利要求1所述的高压摆率和宽输出范围的运算放大器；其特征在于，所述容性负载为SAR型ADC中的电容阵列。

3.一种高压摆率和宽输出范围的运算放大器；所述运算放大器包括对称运算放大模块，用于驱动容性负载，其特征在于，所述对称运算放大模块为所述N型输入对管结构，其包括：输入端VIN_P和VIN_N、输出端VOUT、9个NMOS管(N1～N9)和9个PMOS管(P1～P9)；每个所述NMOS管衬底接地，每个所述PMOS管衬底接电源；

其中，所述输入端VIN_P和VIN_N分别接所述NMOS管N1和所述NMOS管N2栅极，同时所述NMOS管N1和所述NMOS管N2源极相接于所述NMOS管N3和所述NMOS管N4漏极；所述NMOS管N3栅极接偏置VBN；所述NMOS管N3和所述NMOS管N4源极接地电位VSS；所述NMOS管N4栅极接所述NMOS管N7和所述NMOS管N8栅极；所述NMOS管N5的栅极和漏极相接，所述NMOS管N5的源极接地VSS；所述NMOS管N6栅极接所述NMOS管N5栅极，所述NMOS管N6源极接所述NMOS管N7漏极，所述NMOS管N6漏极接所述NMOS管N7栅极；所述NMOS管N9源极接所述NMOS管N8漏极，所述NMOS管N9栅极接所述NMOS管N6栅极；所述NMOS管N7和所述NMOS管N8源极接地电位VSS；所述PMOS管P1、所述PMOS管P2、所述PMOS管P3和所述PMOS管P4栅极接偏置VBPC2，所述PMOS管P1漏极接所述NMOS管N1漏极和所述PMOS管P5栅极，所述PMOS管P1源极接所述PMOS管P5漏极；所述PMOS管P5栅极接所述PMOS管P8栅极；所述PMOS管P2漏极接所述NMOS管N2漏极和所述PMOS管P6栅极，所述PMOS管P2源极接所述PMOS管P6漏极；所述PMOS管P6栅极接所述PMOS管P7栅极，所述PMOS管P3源极接所述PMOS管P2源极，所述PMOS管P3漏极接所述NMOS管N5漏极；所述PMOS管P7漏极接所述PMOS管P1源极和所述PMOS管P4源极，所述PMOS管P4漏极接所述NMOS管N6漏极；所述PMOS管P8漏极接所述PMOS管P9源极，所述PMOS管P9栅极接偏置VBPC1，所述PMOS管P9漏极与所述NMOS管N9漏极相接作为所述输出端VOUT；所述PMOS管P5、所述PMOS管P8、所述PMOS管P6和所述PMOS管P7源极接电源VDD；偏置电路BIAS Module为所述NMOS管N3、所述PMOS管P1和所述PMOS管P9栅极提供偏置电压VBN,VBPC2,VBPC1；

其中，当所述PMOS管P1源极电位升高通过所述PMOS管P4源极和所述NMOS管N7栅极反馈给所述NMOS管N4栅极，增加了所述NMOS管N1和所述NMOS管N2对管的电流源；所述PMOS管P3电流支路抽取了所述PMOS管P6的电流，使所述NMOS管N1和所述NMOS管N2对管电流差增加，所述PMOS管P5和所述PMOS管P8栅极电位降低，以使通过所述PMOS管P8和所述PMOS管P9的充电通路过流增大。

4.根据权利要求3所述的高压摆率和宽输出范围的运算放大器；其特征在于，所述容性负载为SAR型ADC中的电容阵列。

5.一种高压摆率和宽输出范围的运算放大器；所述运算放大器包括对称运算放大模块，用于驱动容性负载，其特征在于，所述对称运算放大模块为所述P型输入对管结构，其包括：输入端VIN_P和VIN_N、输出端VOUT、9个NMOS管(N1～N9)和9个PMOS管(P1～P9)；每个所述NMOS管衬底接地，每个所述PMOS管衬底接电源；

其中，所述输入端VIN_P和VIN_N分别接所述PMOS管P1和所述PMOS管P2栅极，同时所述PMOS管P1和所述PMOS管P2源极相接于所述PMOS管P5和所述PMOS管P6漏极；所述PMOS管P5栅极接偏置VBP；所述PMOS管P5和所述PMOS管P6源极接电源电位VSS；所述PMOS管P6栅极接所述PMOS管P7和所述PMOS管P8栅极；所述PMOS管P3的栅极和漏极相接，所述PMOS管P3的源极接地VSS；所述PMOS管P4栅极接所述PMOS管P3栅极，所述PMOS管P4源极接所述PMOS管P7漏极，所述PMOS管P4漏极接所述PMOS管P7栅极；所述PMOS管P9源极接所述PMOS管P8漏极，所述PMOS管P9栅极接所述PMOS管P4栅极；所述PMOS管P7和所述PMOS管P8源极接电源电位VDD；所述NMOS管N1、所述NMOS管N2、所述NMOS管N3和所述NMOS管N4栅极接偏置VBPC1，所述NMOS管N1漏极接所述PMOS管P1漏极和所述NMOS管N5栅极，所述NMOS管N1源极接所述NMOS管N5漏极；所述NMOS管N5栅极接所述NMOS管N8栅极；所述NMOS管N2漏极接所述PMOS管P2漏极和所述NMOS管N6栅极，所述NMOS管N2源极接所述NMOS管N6漏极；所述NMOS管N6栅极接所述NMOS管N7栅极，所述NMOS管N3源极接所述NMOS管N2源极，所述NMOS管N3漏极接所述PMOS管P3漏极；所述NMOS管N7漏极接所述NMOS管N1和所述NMOS管N4源极，所述NMOS管N4漏极接所述PMOS管P4漏极；所述NMOS管N8漏极接所述NMOS管N9源极，所述NMOS管N9栅极接偏置VBPC2，所述NMOS管N9漏极与所述PMOS管P9漏极相接作为所述输出端VOUT；所述NMOS管N5、所述NMOS管N8、所述NMOS管N6和所述NMOS管N7源极接地电位VSS；偏置电路BIAS Module为所述PMOS管P5、所述NMOS管N1和所述NMOS管N9栅极提供偏置电压VBN,VBPC1,VBPC2；

其中，当所述NMOS管N1源极电位升高通过所述NMOS管N4源极和所述NMOSN7栅极反馈给所述NMOSN4栅极，增加了所述PMOS管P1和所述PMOS管P2对管的电流源；所述NMOS管N3电流支路抽取了所述NMOS管N6的电流，使所述PMOS管P1和所述PMOS管P2对管电流差增加，所述NMOS管N5和所述NMOS管N8栅极电位降低，以使通过所述NMOS管N8和所述NMOS管N9的充电通路过流增大。

6.根据权利要求5所述的高压摆率和宽输出范围的运算放大器；其特征在于，所述容性负载为SAR型ADC中的电容阵列。

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