CN115225047A - 0.9v内核电压供电的全差分推挽输出运算放大器 - Google Patents

0.9v内核电压供电的全差分推挽输出运算放大器 Download PDF

Info

Publication number
CN115225047A
CN115225047A CN202210783445.6A CN202210783445A CN115225047A CN 115225047 A CN115225047 A CN 115225047A CN 202210783445 A CN202210783445 A CN 202210783445A CN 115225047 A CN115225047 A CN 115225047A
Authority
CN
China
Prior art keywords
operational amplifier
tube
pmos
pull output
pmos tube
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210783445.6A
Other languages
English (en)
Inventor
白春风
许小蕾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou University
Original Assignee
Suzhou University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou University filed Critical Suzhou University
Priority to CN202210783445.6A priority Critical patent/CN115225047A/zh
Publication of CN115225047A publication Critical patent/CN115225047A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/26—Push-pull amplifiers; Phase-splitters therefor
    • H03F3/265—Push-pull amplifiers; Phase-splitters therefor with field-effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45032—Indexing scheme relating to differential amplifiers the differential amplifier amplifying transistors are multiple paralleled transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45051—Two or more differential amplifiers cascade coupled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45054—Indexing scheme relating to differential amplifiers the cascode stage of the cascode dif amp being a current mirror

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

本发明公开了一种0.9V内核电压供电的全差分推挽输出运算放大器，包括依次连接的差分输入级电路、推挽输出级电路、偏置电路和输出共模反馈电路。本发明具有高增益、宽带宽、轨到轨输出、精确控制输出共模电压等优点，可以满足片上系统应用中对低功耗、高性能全差分运算放大器的要求。

Description

0.9V内核电压供电的全差分推挽输出运算放大器
技术领域
本发明涉及集成电路设计技术领域，具体涉及一种0.9V内核电压供电的全差分推挽输出运算放大器。
背景技术
在经济发展和科技水平进步的相互促进下，便携式电子设备，如智能手机、平板电脑等，日益走向人们日常生活之中，导致数量迅猛增加，从而催生芯片的巨大需求。便携式电子设备的日益智能化、功能延伸以及电池供电的特点，要求芯片进一步片上系统(SOC)化和功耗进一步降低。日益昂贵和富集越来越多尖端技术的集成电路制造工艺正是在这一驱动力下不断向更小尺寸节点发展。更先进的CMOS工艺不仅意味着集成更多的器件，更意味着逻辑运算能耗的降低和寄存器主频的升高。从工艺发展中受益颇多的数字电路由于其在信息系统中的主体地位而必然要求在先进的CMOS工艺下设计模拟电路。模拟电路的核心模块自然就是运算放大器了，其应当具有高增益、单主极点的特点，结合负反馈网络可以实现对模拟信号的各种运算，故得其名“运算放大器”，或简称“运放”。
以40nm节点CMOS工艺为例，内核器件的供电电压已降至0.9V，器件引入的电路噪声水平不但不能随电源电压降低而降低，甚至还会有所增加，因此，为了保证系统信噪比，模拟电路处理的信号电压摆幅往往逼近满幅(即轨到轨)。只有推挽输出级才能在轨到轨输出时维持一定的电压增益，再考虑到先进CMOS工艺下MOS管本征增益的下降，推挽输出几乎就是先进CMOS工艺下设计运算放大器时的必选项了。推挽输出级需要额外的偏置电路来确定输出级的偏置电流，再叠加上全差分运放所需的共模反馈电路，使得在0.9V这样低的电源电压下设计推挽输出的全差分运放极为困难。
此外，在以Wi-Fi为代表的无线接收链路中，对驱动ADC的滤波器、可编程增益放大器的带宽和线性度的要求都比较高。这些要求最终转化为对运放的增益带宽积的高要求，须尽可能的降低信号路径中MOS管的沟道长度以保证足够的带宽，然而更严重的沟道长度调制效应导致MOS管的本征增益下降，带来直流增益不足、偏置电路的偏差增大等问题。
在供电电压较低的情形下，MOS管的阈值电压相较于供电电压来讲就是一个比较大的值，运算放大器的共模输入范围和动态输出幅度会变得很有限。为使运算放大器在较低的供电电压下，能够正常地工作甚至具有较为优良的性能，不仅需要选择低阈值工艺的MOS管，而且需要尽可能地采用增益提升结构以克服MOS管本征增益不足的问题。然而，增益提升结构总是需要更多的电压空间！这背后的根本原因在于，电流串联负反馈才能提高信号路径中关键节点的等效阻抗，而电流串联负反馈自然需要MOS管的层叠。
运算放大器通常采用两级结构，第一级为差分输入级，是提高电压增益的主要部分；第二级为输出级，需处理宽电压摆幅信号，是运算放大器中处理大信号的部分。运放放大器的小信号分析方法成立的前提，就是除了输出级以外其他部分节点的电压摆幅均满足小信号假设。此外，全差分的运算放大器还需要一个共模反馈电路部分，根据输出共模电压的变化调整运算放大器内部主极点处的平衡电流，实现输出共模电压的动态平衡；输出级如果采用推挽结构，还需要额外的偏置电路以确定输出级的偏置电流。
运算放大器第一级的主要结构选择请参见图1至3所示。图1所示的简单电流源负载的差分放大器的输出摆幅最大，但是电压增益较低，而且受输入管栅漏间寄生电容米勒效应的影响，高频特性差。图2所示的套筒式共源共栅结构引入了电流串联负反馈，增强了输出阻抗，因而具有高增益的优点；此外，由于共栅管源极电压摆幅非常小，输入管栅漏的间寄生电容米勒效应的影响非常小，容易实现宽带。然而，其输出摆幅、共模输入范围都较小，所以不适宜用在供电电压较低的场合。图3所示的折叠式共源共栅结构则缓解了这一问题，既保留了高增益和高频特性好的优点，又减少了层叠MOS管的个数(5变4)。虽然折叠式共源共栅结构的功耗较大，且其噪声和增益相比于套筒式结构有所降低，但是，在先进CMOS工艺电源电压低和MOS管本征增益有限的情形下，折叠式共源共栅结构是极具吸引力的选择。
运算放大器的第二级(亦即输出级)选择推挽输出的方式，要求第一级的输出信号同时驱动第二级的上拉PMOS管和下拉NMOS管。然而，输出级的等效跨导是决定输出极点的主要小信号参数，其等效跨导必须足够大才能保证运算放大器在负反馈系统中的稳定。理论上当然可以把输出级的等效跨导设计的非常高以至于其最小值都能满足稳定性要求，但是，这样太浪费功耗了！功耗是芯片的重要参数之一，不仅仅是增强电池续航能力的要求，还是避免芯片散热密度过高的要求。传统的推挽输出级及其偏置电路请参见图2所示，推挽输出级的偏置电路实际上与差分输入的负载融为一体。差分对把差分输入电压转变为电流信号，该电流注入图4所示的负载电路。PMOS管(P4)和NMOS管(N4)组成的并联结构就像一个悬浮的电流源，因而，输入电流虽然不直接注入，却等效为同时驱动NMOS(N6和N8)共源共栅电流源和PMOS(P6和P8)共源共栅电流源，实现对PMOS管(P1)和NMOS管(N1)的驱动。这里N3与N4是一对尺寸相互匹配的NMOS管，N2与N1是一对尺寸相互匹配的NMOS管；同理，P3与P4，以及P2与P1也都是尺寸相互匹配的PMOS管组合。因此，N1与N2的尺寸比值设置为等于P1与P2的尺寸比值，那么推挽输出的偏置电流就基本确定了。这种传统方法广泛使用，但是需要电源电压满足一定条件才能正常工作：VDD＞VGS2+VGS3+2Vdsat。然而，这个条件在0.9V电源电压下不可能成立。
此外，全差分运算放大器还需要在其中嵌入共模反馈环路，以获得确定的共模输出电压。请参见图5所示，共模电压检测网络获得的共模电压与目标共模电压值(vref_cm)的差值通过误差放大器产生共模反馈电压(FB)，控制运放内部电流源的偏置电流的变化，实现共模输出电压的稳定。推挽输出级的上拉PMOS管和下拉NMOS管均被前级驱动，因此，共模反馈电压只能控制作为输入级负载的电流源，而输入级的高阻抗负载正是运放主极点的主要贡献者，这导致共模反馈环路的增益非常高！为了保证系统的稳定，只能尽量增加误差放大器的带宽并降低其增益，这导致功耗的上升和控制精度的下降！
鉴于上述困难，当集成电路的电源电压降至1.2V及以下，大多数应用中的全差分运算放大器只好放弃推挽输出而采用A类输出结构；同时，输入级甚至放弃共源共栅结构而采用基本的电流源负载差分放大器。现有做法的缺点是明显的：
(1)输出摆幅达不到轨到轨；
(2)A类输出级偏置电流大，因为A类输出级中只有1个MOS管贡献第二级的等效跨导；
(3)运放的直流电压增益低，在宽带设计中甚至可能低于40dB；
(4)共模输出电压可能偏离预设值比较严重。
发明内容
本发明目的是提供一种0.9V内核电压供电的全差分推挽输出运算放大器，以解决现有技术存在的问题。
本发明的技术方案是：一种0.9V内核电压供电的全差分推挽输出运算放大器，包括依次连接的差分输入级电路、推挽输出级电路、偏置电路和输出共模反馈电路。
上述技术方案中，所述差分输入级电路为折叠式共源共栅结构；
所述差分输入级电路包括PMOS管P1～P13、PMOS管P22、NMOS管N1～N4。
上述技术方案中，所述PMOS管P4和P5为构成差分输入级电路输入管的差分对。
上述技术方案中，所述PMOS管P1和P2构成电流镜。
上述技术方案中，所述PMOS管P4和P5之后串联有栅极接地的PMOS管P6和P7；
所述PMOS管P6和P7构成免费的共栅级。
上述技术方案中，所述差分输入级电路的负载采用自偏置方式，所述PMOS管P10～P13的尺寸相同。
上述技术方案中，所述推挽输出级电路包括PMOS管P14～P17、NMOS管N5～N8、电阻R3和R4、以及电容C1和C2；
所述电阻R3和R4相互匹配。
上述技术方案中，所述PMOS管P15与PMOS管P14的尺寸比值等于1:6，所述PMOS管P16与PMOS管P17的尺寸比值等于1:6。
上述技术方案中，所述NMOS管N5与NMOS管P6的尺寸比值等于1:4，所述NMOS管N7与NMOS管N8的尺寸比值等于1:4。
上述技术方案中，所述输出共模反馈电路包括PMOS管P18～P21、NMOS管N9、N10和N13；其中
所述PMOS管P20和P21构成电流镜并作为误差放大器的负载；
所述NMOS管N9和N10采用本征NMOS管或者超低阈值NMOS管。
本发明的优点是：
本发明的运算放大器能够在0.9V电源电压下正常工作；运算放大器采用推挽输出，摆幅可以达到轨到轨；运算放大器的电压增益较高，直流增益高于70dB；运算放大器的输入管可取较小的沟道长度而无需担心增益不足，因此可实现大于1GHz的增益带宽积；运算放大器的输出共模反馈电路中误差放大器增益高，因此共模输出电压更加精确。
附图说明
下面结合附图及实施例对本发明作进一步描述：
图1至3为背景技术中实现全差分运算放大器差分输入级的三种电路结构图。
图4为背景技术中传统的推挽输出级及其偏置电路结构图。
图5为背景技术中输出共模反馈原理的电路结构示意图。
图6为本发明的全差分推挽输出运算放大器电路结构图。
图7为0.9V电源电压和40nm CMOS工艺下本发明的实施方案的开环增益特性仿真结果示意图。
图8为等效输入噪声电压功率谱的仿真结果示意图。
图9为0.9V电源电压和40nm CMOS工艺下本发明的实施方案在输出摆幅达到0.1～0.8V时的双音测试瞬态输出电压波形示意图。
图10为对差分输出电压频谱分析的结果示意图。
具体实施方式
实施例：
参见图6所示，本实施例提供一种0.9V内核电压供电的全差分推挽输出运算放大器，包括依次连接的差分输入级电路、推挽输出级电路、偏置电路和输出共模反馈电路。
其中，差分输入级电路包括PMOS管P1～P13、PMOS管P22、NMOS管N1～N4；推挽输出级电路包括PMOS管P14～P17、NMOS管N5～N8、电阻R3和R4、以及电容C1和C2；偏置电路包括PMOS管P23～P29、NMOS管N11、N12、N14～N22、电阻R1和R2、以及参考电流源IREF；输出共模反馈电路包括PMOS管P18～P21、NMOS管N9、N10和N13。本发明的全差分推挽输出运算放大器的电路连接方式如下：
PMOS管P1的源极电性连接到电压源VDD，栅极分别电性连接到PMOS管P2的栅极、PMOS管P3的漏极、PMOS管P22的漏极和NMOS管N20的源极，漏极分别电性连接到PMOS管P3的源极和PMOS管P22的源极。
PMOS管P3的栅极电性连接到PMOS管P5的栅极并作为本发明的全差分推挽输出运算放大器的同相输入端。
PMOS管P22的栅极电性连接到PMOS管P4的栅极并作为本发明的全差分推挽输出运算放大器的反相输入端。
PMOS管P2的源极电性连接到电压源VDD，漏极分别电性连接到PMOS管P4的源极和PMOS管P5的源极。
PMOS管P4的漏极电性连接到PMOS管P6的源极。
PMOS管P5的漏极电性连接到PMOS管P7的源极。
PMOS管P6的栅极电性连接到PMOS管P7的栅极并且接地。
PMOS管P10的源极电性连接到电压源VDD，栅极分别电性连接到PMOS管P11的栅极、PMOS管P8的漏极、NMOS管N1的源极和电容C2的一端，漏极分别电性连接到PMOS管P12的漏极和PMOS管P8的源极。
PMOS管P11的源极电性连接到电压源VDD，漏极分别电性连接到PMOS管P13的漏极和PMOS管P9的源极。
PMOS管P12的源极电性连接到电压源VDD，栅极分别电性连接到PMOS管P13的栅极、PMOS管P9的漏极、NMOS管N2的源极、PMOS管P14的栅极、PMOS管P15的栅极和电容C1的一端。
PMOS管P13的源极电性连接到电压源VDD。
PMOS管P8的栅极电性连接到PMOS管P9的栅极并跨接有偏置电压VB3。
NMOS管N1的栅极电性连接到NMOS管N2的栅极并跨接有偏置电压VB2，漏极分别电性连接到PMOS管P6的漏极和NMOS管N3的源极。
NMOS管N2的漏极分别电性连接到PMOS管P7的漏极和NMOS管N4的源极。
NMOS管N3的栅极电性连接到NMOS管N4的栅极并跨接有偏置电压VB1，NMOS管N3的漏极接地，NMOS管N4的漏极接地。
PMOS管P14的源极电性连接到电压源VDD，漏极分别电性连接到电容C1的另一端、电阻R3的一端和NMOS管N6的源极并作为本发明的全差分推挽输出运算放大器的同相输出端。
PMOS管P15的源极电性连接到电压源VDD，漏极分别电性连接到PMOS管P18的漏极、NMOS管N7的源极和栅极、以及NMOS管N8的栅极。
PMOS管P16的源极电性连接到电压源VDD，漏极分别电性连接到PMOS管P19的漏极、NMOS管N5的源极和栅极、以及NMOS管N6的栅极。
PMOS管P17的源极电性连接到电压源VDD，漏极分别电性连接到电阻R4的另一端、电容C2的另一端和NMOS管N8的源极并作为本发明的全差分推挽输出运算放大器的反相输出端。
电阻R3的另一端分别电性连接到电阻R4的一端和NMOS管N9的栅极。
NMOS管N5～N8的漏极接地。
PMOS管P18的源极电性连接到电压源VDD，栅极分别电性连接到PMOS管P19的栅极、PMOS管P20的漏极和NMOS管N9的源极。
PMOS管P19的源极电性连接到电压源VDD。
PMOS管P20的源极电性连接到电压源VDD，栅极分别电性连接到PMOS管P21的栅极和漏极、以及NMOS管N10的源极。
PMOS管P21的源极电性连接到电压源VDD。
NMOS管N9的漏极分别电性连接到NMOS管N10的漏极和NMOS管N13的源极。
NMOS管N10的栅极分别电性连接到NMOS管N11的栅极、NMOS管N16的栅极、NMOS管N17的栅极并接电压VCM。
NMOS管N11的源极经参考电流源IREF电性连接到电压源VDD，漏极电性连接到NMOS管N12的源极。
NMOS管N12的栅极分别电性连接到NMOS管N11的源极、NMOS管N13的栅极、NMOS管N14的栅极和NMOS管N15的栅极，漏极接地。
NMOS管N13的漏极接地。
PMOS管P23的源极电性连接到电压源VDD，栅极分别电性连接到PMOS管P25的栅极、PMOS管P27的栅极、PMOS管P28的漏极和NMOS管N17的源极，漏极电性连接到PMOS管P24的源极。
PMOS管P24的栅极分别电性连接到PMOS管P26的栅极、PMOS管P28的栅极、PMOS管P29的栅极和漏极、以及NMOS管N16的源极，漏极分别电性连接到NMOS管N19的源极、NMOS管N22的栅极和NMOS管N21的栅极。
NMOS管N20的栅极分别电性连接到NMOS管N19的栅极、NMOS管N18的栅极和源极、以及PMOS管P26的漏极，漏极电性连接到NMOS管N22的源极。
NMOS管N22的漏极接地。
NMOS管N19的漏极电性连接到NMOS管N21的源极。
NMOS管N21的漏极接地。
PMOS管P25的源极电性连接到电压源VDD，漏极电性连接到PMOS管P26的源极。
PMOS管P27的源极电性连接到电压源VDD，漏极电性连接到PMOS管P28的源极。
PMOS管P29的源极电性连接到电压源VDD。
NMOS管N17的漏极电性连接到NMOS管N15的源极。
NMOS管N15的漏极接地。
NMOS管N16的漏极电性连接到NMOS管N14的源极。
NMOS管N14的漏极接地。
电阻R1的一端电性连接到电压源VDD，另一端电性连接到电阻R2的一端，电阻R2的另一端接地。
本发明的共模输入电压和共模输出电压相同，均表示为VCM，一般在0.9V电源电压下设置为0.45V以最大化信号摆幅。
电阻R1与R2相互匹配，电阻R3与R4相互匹配。
NMOS管N9和N10采用本征NMOS管或者超低阈值NMOS管。以保证输出共模电压可设置在合理的位置(比如电源电压的一半)。
本发明的全差分推挽输出运算放大器的差分输入级电路采用折叠式共源共栅结构，其输入管为PMOS管差分对(P4和P5)，PMOS管P3与，PMOS管P4、P5是相互匹配的关系，这就能保证在共模输入电压设置为VCM时PMOS管P1与P2的漏源电压的大致相等，进而保证PMOS管P1与P2组成的电流镜的准确电流复制。此外，本发明还在输入对管之后串联栅极接地的PMOS管P6和P7，只要共栅管N1和N2合理偏置，PMOS管P6和P7就工作在饱和区。PMOS管P6和P7是一对免费的共栅级，为了带宽输入管的尺寸往往较小，PMOS管P6和P7增强了差分输入对管的输出阻抗，PMOS管P6和P7可以取最小沟道长度，以保证不影响运放的高频特性。
本发明的折叠式共源共栅输入级的负载采取自偏置的方式，PMOS管P10～P13的尺寸相同，NMOS管N3和N4产生的电流减去输入级注入的电流之后等于流过NMOS管N1(PMOS管P8)、NMOS管N2(PMOS管P9)的电流，亦即PMOS管P10和P12电流之和、PMOS管P11和P13电流之和，自适应的在PMOS管P10和P11的栅极、PMOS管P12和P13的栅极产生所需的偏置电压。共模电流注入该负载会导致所述两个偏置电压的相同改变(如果电路完全匹配)；虽然，注入该负载的差模小信号电流导致PMOS管P10和P11的栅极电压变化以及PMOS管P12和P13的栅极电压变化是相反的(如果符合小信号假设且电路完全匹配)，但是，其对两条支路(P12、P10、P8支路和P13、P11、P9支路)的电流变化的影响是相同的(如果符合小信号假设且电路完全匹配)，即，该负载中的PMOS管P12和P10并联结构以及PMOS管P13和P11并联结构能够近似等效为电流源。因此，这种自适应偏置的共源共栅负载不需要额外的共模反馈电路，同时，还确定了输出级的偏置电流(PMOS管P10～P13与P14～P17也是相互匹配的关系)。
在40-nm CMOS工艺下的该实施案例，采用低阈值的MOS管，PMOS管P15与P14的尺寸比值等于PMOS管P16和P17的尺寸比值，这里设置为1:6；NMOS管N5和N6的尺寸比值等于NMOS管N7与N8的尺寸比值，这里设置为1:4。
本发明的全差分推挽输出运算放大器的输出共模反馈电路通过电阻R3与R4获得共模输出电压，并与目标共模电压值(VCM)相比较以自适应控制一对相互匹配的PMOS管(P18、P19)的输出电流。该共模反馈电流注入低阻结点，不会引入额外的显著极点，因此，输出共模反馈电路中的误差放大器(由NMOS管N9～N13以及PMOS管P20和P21组成)可以采用电流镜(即PMOS管P20和P21)作负载以提供更高的环路增益。这样能够更精确的控制输出共模电压。
图7是0.9V电源电压和40nm CMOS工艺下本发明的实施方案的开环增益特性仿真结果示意图；图8是等效输入噪声电压功率谱的仿真结果示意图。
图9是0.9V电源电压和40nm CMOS工艺下本发明的实施方案在输出摆幅达到0.1～0.8V时的双音测试瞬态输出电压波形示意图，可以看到，输出共模电压稳定在450mV(即电源电压的一半)附近，共模电压波动峰峰值小于5mV。图10则给出了对差分输出电压频谱分析的结果，可以看到，输出接近满幅(0.1～0.8V)时的带内IM3项仍比基波低-60dB左右。
综上所述，本发明提出了一种0.9V内核电压供电的全差分推挽输出运算放大器的电路实现，具有如下优点：
1、能够在0.9V电源电压下正常工作；
2、运算放大器采用推挽输出，摆幅可达到轨到轨；
3、运算放大器的电压增益较高，直流增益高于70dB；
4、输入管可取较小的沟道长度而无须担心增益不足，因此可实现大于1GHz的增益带宽积；
5、输出共模反馈电路中误差放大器增益高，因此共模输出电压更加精确。
本发明输入级尾电流源可在较低压降下准确从参考电流源镜像电流提供给输入差分对；由于免费共栅管(P6、P7)的加入，输入差分对可以取较小的沟道长度而不需要担心运放直流增益的下降；本发明所提出的推挽输出级电路能以低电压的方式确定输出静态电流；本发明共模反馈环路的主极点在误差放大器的输出端，次极点为运放的输出端，其他的极点都在高频处，因此，误差放大器得以具备高电压增益而不需要担心稳定性问题。
当然上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明主要技术方案的精神实质所做的修饰，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种0.9V内核电压供电的全差分推挽输出运算放大器，其特征在于：包括依次连接的差分输入级电路、推挽输出级电路、偏置电路和输出共模反馈电路。
2.根据权利要求1所述的0.9V内核电压供电的全差分推挽输出运算放大器，其特征在于：所述差分输入级电路为折叠式共源共栅结构；
所述差分输入级电路包括PMOS管P1～P13、PMOS管P22、NMOS管N1～N4。
3.根据权利要求2所述的0.9V内核电压供电的全差分推挽输出运算放大器，其特征在于：所述PMOS管P4和P5为构成差分输入级电路输入管的差分对。
4.根据权利要求2所述的0.9V内核电压供电的全差分推挽输出运算放大器，其特征在于：所述PMOS管P1和P2构成电流镜。
5.根据权利要求2所述的0.9V内核电压供电的全差分推挽输出运算放大器，其特征在于：所述PMOS管P4和P5之后串联有栅极接地的PMOS管P6和P7；
所述PMOS管P6和P7构成免费的共栅级。
6.根据权利要求2所述的0.9V内核电压供电的全差分推挽输出运算放大器，其特征在于：所述差分输入级电路的负载采用自偏置方式，所述PMOS管P10～P13的尺寸相同。
7.根据权利要求1所述的0.9V内核电压供电的全差分推挽输出运算放大器，其特征在于：所述推挽输出级电路包括PMOS管P14～P17、NMOS管N5～N8、电阻R3和R4、以及电容C1和C2；
所述电阻R3和R4相互匹配。
8.根据权利要求7所述的0.9V内核电压供电的全差分推挽输出运算放大器，其特征在于：所述PMOS管P15与PMOS管P14的尺寸比值等于1:6，所述PMOS管P16与PMOS管P17的尺寸比值等于1:6。
9.根据权利要求7所述的0.9V内核电压供电的全差分推挽输出运算放大器，其特征在于：所述NMOS管N5与NMOS管P6的尺寸比值等于1:4，所述NMOS管N7与NMOS管N8的尺寸比值等于1:4。
10.根据权利要求1所述的0.9V内核电压供电的全差分推挽输出运算放大器，其特征在于：所述输出共模反馈电路包括PMOS管P18～P21、NMOS管N9、N10和N13；其中
所述PMOS管P20和P21构成电流镜并作为误差放大器的负载；
所述NMOS管N9和N10采用本征NMOS管或者超低阈值NMOS管。
CN202210783445.6A 2022-06-27 2022-06-27 0.9v内核电压供电的全差分推挽输出运算放大器 Pending CN115225047A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210783445.6A CN115225047A (zh) 2022-06-27 2022-06-27 0.9v内核电压供电的全差分推挽输出运算放大器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210783445.6A CN115225047A (zh) 2022-06-27 2022-06-27 0.9v内核电压供电的全差分推挽输出运算放大器

Publications (1)

Publication Number Publication Date
CN115225047A true CN115225047A (zh) 2022-10-21

Family

ID=83609338

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210783445.6A Pending CN115225047A (zh) 2022-06-27 2022-06-27 0.9v内核电压供电的全差分推挽输出运算放大器

Country Status (1)

Country Link
CN (1) CN115225047A (zh)

Similar Documents

Publication Publication Date Title
US6437645B1 (en) Slew rate boost circuitry and method
US7342450B2 (en) Slew rate enhancement circuitry for folded cascode amplifier
US7154334B2 (en) Common mode feedback circuit for fully differential two-stage operational amplifiers
US7271663B2 (en) Operational amplifier output stage and method
CN108776506B (zh) 一种高稳定性的低压差线性稳压器
EP2652872B1 (en) Current mirror and high-compliance single-stage amplifier
CN109379064A (zh) 一种电流比较器
CN111200402B (zh) 一种能够提升增益的高线性度动态残差放大器电路
US10637418B2 (en) Stacked power amplifiers using core devices
US6359512B1 (en) Slew rate boost circuitry and method
US7295071B1 (en) High speed, high DC gain and wide dynamic range amplifier
CN114710124A (zh) 基于低纹波电荷泵的轨到轨输入输出运算跨导放大器
US6583669B1 (en) Apparatus and method for a compact class AB turn-around stage with low noise, low offset, and low power consumption
US7164298B2 (en) Slew rate enhancement circuit via dynamic output stage
US6788143B1 (en) Cascode stage for an operational amplifier
CN111384940A (zh) 一种高线性度宽摆幅cmos电压跟随器
CN108183691B (zh) 折叠共源共栅运算放大器
US11658626B2 (en) Split miller compensation in two-stage differential amplifiers
CN111510090B (zh) 一种高压摆率和宽输出范围的运算放大器
CN115225047A (zh) 0.9v内核电压供电的全差分推挽输出运算放大器
US6977543B2 (en) Biasing technique using thin and thick oxide transistors
CN210724703U (zh) 一种宽摆幅单位增益电压缓冲器
CN211089632U (zh) 一种高线性度宽摆幅cmos电压跟随器
CN110798163B (zh) 一种宽摆幅单位增益电压缓冲器
CN112865710A (zh) 一种折叠式共源共栅结构全差分运算放大器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination