CN210724703U - 一种宽摆幅单位增益电压缓冲器 - Google Patents
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Abstract
本实用新型公开了一种宽摆幅单位增益电压缓冲器，当输入(输出)电压较低时，第五NMOS管N5进入线性区，第五NMOS管N5的栅极电压显著升高，只要第五NMOS管N5的栅极电压没有上升到VDD‑2Vdsat，第四NMOS管N4就能维持恒定偏置电流，进而第四NMOS管N4的源极电压能够跟随其栅极电压。此时OTA的输出级的第三NMOS管N3能够充分工作在饱和区，因而OTA能够维持高电压增益，同时由于OTA和源极跟随器都在闭环回路中，充足的环路增益保证了缓冲器输出电压与输入电压之间的近似相等，即便输入电压非常靠近地，也能够精确的实现电压缓冲，因此，本实用新型的单位增益电压缓冲器具有宽输入范围的特点。
Description
技术领域
本实用新型属于模拟集成电路设计领域，尤其是涉及一种宽摆幅单位增益电压缓冲器。
背景技术
最常用的单位增益电压缓冲器如图1所示，运算跨导放大器(OTA)的同相输入端作为电压输入端，OTA的反相端与输出端连接在一起作为电压输出端。由于OTA的电压增益(A)非常高，输出电压与输入电压的关系是：
缓冲输出的相对误差等于1/(1+A)，因此，OTA的增益越高，单位增益电压缓冲器的误差就越小，即输出电压跟随输入电压的效果越好。
从端口阻抗的角度看，图1所示单位增益电压缓冲器的输入阻抗等于OTA的输入阻抗，在CMOS工艺下非常高；其输出阻抗等于OTA自身输出阻抗除以(1+A)，是非常低的值。因此，这种单位增益电压缓冲器的性能好坏取决于OTA的增益(A)的高低。
对于图1所示的单位增益电压缓冲器，如果输入电压是近轨电压，那么OTA输出端的PMOS管(输入电压靠近电源轨)或者NMOS管(输入电压靠近地轨)会处于线性区，其跨导值非常低，导致OTA的增益(A)变得非常低，因而不再能够准确的实现电压缓冲。图2给出了180nm CMOS工艺和1.8V电压下一个基于OTA的单位增益电压缓冲器在低输入电压段的转移特性曲线，可以看到，当输入电压低于0.35V后，输出电压明显开始偏离输入电压。此外，如果输入端没有轨到轨输入设计，在输入近轨电压时，OTA输入级的偏置电流会急剧减小，导致带宽降低。
发明内容
本实用新型目的是提供一种宽摆幅单位增益电压缓冲器，由于OTA和源极跟随器都在闭环回路中，充足的环路增益保证了缓冲器输出电压与输入电压之间的近似相等，即便输入电压非常靠近地，也能够精确的实现电压缓冲，因此，本实用新型的单位增益电压缓冲器具有宽输入范围的特点。
本实用新型的技术方案是：一种宽摆幅单位增益电压缓冲器，包括运算跨导放大器和源极跟随器；
所述运算跨导放大器采用PMOS管折叠共源共栅输入型运算跨导放大器，其包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第六NMOS管N6、第七NMOS管N7、电阻R、电容C和电压源VDD；所述源极跟随器包括第九PMOS管P9、第十PMOS管P10、第四NMOS管N4、第五NMOS管N5、第八NMOS管N8；
所述第一PMOS管P1的栅极连接到电压输入端，所述第一PMOS管P1的源极分别连接到第二PMOS管P2的源极、第三PMOS管P3的漏极，所述第一PMOS管P1的漏极分别连接到第二NMOS管N2的源极、第七NMOS管N7的漏极；所述第二PMOS管P2的漏极分别连接到第一NMOS管N1的源极、第六NMOS管N6的漏极；所述第四PMOS管P4的漏极连接到第六PMOS管P6的源极，所述第四PMOS管P4的栅极分别连接到第五PMOS管P5的栅极、第六PMOS管P6的漏极、第一NMOS管N1的漏极；所述第五PMOS管P5的漏极连接到第七PMOS管P7的源极，所述第七PMOS管P7的漏极分别连接到第二NMOS管N2的漏极、第三NMOS管N3的栅极、电阻R的一端，所述电阻R的另一端连接电容C的一端，所述电容C的另一端连接第八PMOS管P8的漏极、第三NMOS管N3的漏极、第四NMOS管N4的栅极；所述第九PMOS管P9的漏极分别连接到第十PMOS管P10的源极、第四NMOS管N4的漏极，所述第十PMOS管P10的漏极连接到第五NMOS管N5的栅极、第八NMOS管N8的漏极；
同时所述第三PMOS管P3的栅极、所述第八PMOS管P8的栅极、所述第九PMOS管P9的栅极连接第一偏置电压Vbias 1，所述第六PMOS管P6的栅极、所述第七PMOS管P7的栅极、所述第十PMOS管P10的栅极连接第二偏置电压Vbias2，所述第一NMOS管N1的栅极、所述第二NMOS管N2的栅极连接第三偏置电压Vbias3，所述第六NMOS管N6的栅极、第七NMOS管N7的栅极、第八NMOS管N8的栅极连接第四偏置电压Vbias4；所述第二PMOS管P2的栅极、所述第四NMOS管N4的源极、所述第五NMOS管N5的漏极连接到电压输出端。
作为优选的技术方案，所述第三PMOS管P3的源极、所述第四PMOS管P4的源极、所述第五PMOS管P5的源极、所述第八PMOS管P8的源极、所述第九PMOS管P9的源极均连接到电压源VDD。
作为优选的技术方案，所述第三NMOS管N3的源极、所述第五NMOS管N5的源极、所述第六NMOS管N6的源极、所述第七NMOS管N7的源极、所述第八NMOS管N8的源极均接地。
本实用新型的优点是：
1.本实用新型的宽摆幅单位增益电压缓冲器，由于OTA和源极跟随器都在闭环回路中，充足的环路增益保证了缓冲器输出电压与输入电压之间的近似相等，即便输入电压非常靠近地，也能够精确的实现电压缓冲，因此，本实用新型的单位增益电压缓冲器具有宽输入范围的特点；
2.本实用新型的宽摆幅单位增益电压缓冲器，由于负载只是源极跟随器的输入寄生电容，因此OTA的频率补偿更容易实现。
附图说明
下面结合附图及实施例对本实用新型作进一步描述：
图1为基于OTA实现的单位增益电压缓冲器的常用电路结构示意图：
图2为基于OTA的电压缓冲器在低输入电压段的转移特性曲线图；
图3为本实用新型宽摆幅单位增益电压缓冲器的结构示意图；
图4为本实用新型在100kHz处的增益模值与输入共模电压之间的关系的仿真曲线(图中虚线)，并且与传统结构(图中实线)的对比图；
图5为本实用新型和传统结构对较低共模电压(50mV)的小信号输入电压的瞬态响应曲线图。
具体实施方式
实施例：参照图3所示，一种宽摆幅单位增益电压缓冲器，包括运算跨导放大器和源极跟随器；所述运算跨导放大器采用PMOS管折叠共源共栅输入型运算跨导放大器，其包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第六NMOS管N6、第七NMOS管N7、电阻R、电容C和电压源VDD；所述源极跟随器包括第九PMOS管P9、第十PMOS管P10、第四NMOS管N4、第五NMOS管N5、第八NMOS管N8；所述第一PMOS管P1的栅极连接到电压输入端，所述第一PMOS管P1的源极分别连接到第二PMOS管P2的源极、第三PMOS管P3的漏极，所述第一PMOS管P1的漏极分别连接到第二NMOS管N2的源极、第七NMOS管N7的漏极；所述第二PMOS管P2的漏极分别连接到第一NMOS管N1的源极、第六NMOS管N6的漏极；所述第四PMOS管P4的漏极连接到第六PMOS管P6的源极，所述第四PMOS管P4的栅极分别连接到第五PMOS管P5的栅极、第六PMOS管P6的漏极、第一NMOS管N1的漏极；所述第五PMOS管P5的漏极连接到第七PMOS管P7的源极，所述第七PMOS管P7的漏极分别连接到第二NMOS管N2的漏极、第三NMOS管N3的栅极、电阻R的一端，所述电阻R的另一端连接电容C的一端，所述电容C的另一端连接第八PMOS管P8的漏极、第三NMOS管N3的漏极、第四NMOS管N4的栅极；所述第九PMOS管P9的漏极分别连接到第十PMOS管P10的源极、第四NMOS管N4的漏极，所述第十PMOS管P10的漏极连接到第五NMOS管N5的栅极、第八NMOS管N8的漏极；
同时所述第三PMOS管P3的栅极、所述第八PMOS管P8的栅极、所述第九PMOS管P9的栅极连接第一偏置电压Vbias 1，所述第六PMOS管P6的栅极、所述第七PMOS管P7的栅极、所述第十PMOS管P10的栅极连接第二偏置电压Vbias2，所述第一NMOS管N1的栅极、所述第二NMOS管N2的栅极连接第三偏置电压Vbias3，所述第六NMOS管N6的栅极、第七NMOS管N7的栅极、第八NMOS管N8的栅极连接第四偏置电压Vbias4；所述第二PMOS管P2的栅极、所述第四NMOS管N4的源极、所述第五NMOS管N5的漏极连接到电压输出端。
其中第三PMOS管P3的源极、所述第四PMOS管P4的源极、所述第五PMOS管P5的源极、所述第八PMOS管P8的源极、所述第九PMOS管P9的源极均连接到电压源VDD。
其中第三NMOS管N3的源极、所述第五NMOS管N5的源极、所述第六NMOS管N6的源极、所述第七NMOS管N7的源极、所述第八NMOS管N8的源极均接地。
其中第一PMOS管P1和第二PMOS管P2的衬底与其源极连接，以尽量减小阈值电压；所述第五NMOS管N5的宽长比尽量取较大值，第五NMOS管N5的沟道长度取较小值。
本实用新型的工作原理为：本实用新型的输入电压上限与传统结构之间的差异不大，输入电压上限与电源电压之间的差值约等于1个栅源电压和1个漏源饱和电压之和，但是本实用新型在输入电压下限方面有突出的优势。第四NMOS管N4能够在极端情况下(输出电压靠近地)正常实现电压跟随的关键是第九PMOS管P9正常工作(在饱和区，保持高输出阻抗)，而第五NMOS管N5沟道长度取最小值，宽度尽量大以保证在较高输出电压时第五NMOS管N5的栅极电压不会急剧上升(导致第九PMOS管P9进入线性区)。同时，第十PMOS管P10的栅极电压采用低压共源共栅的偏置电压，保证第五NMOS管N5的栅极电压有更大的上升空间，第五NMOS管N5栅极电压最高可至VDD-2Vdsat。
当输入(输出)电压较低时，第五NMOS管N5进入线性区，第五NMOS管N5的栅极电压显著升高，只要第五NMOS管N5的栅极电压没有上升到VDD-2Vdsat，第四NMOS管N4就能维持恒定偏置电流，进而第四NMOS管N4的源极电压能够跟随其栅极电压。而且，此时OTA的输出级的第三NMOS管N3能够充分工作在饱和区，因而OTA能够维持高电压增益；同时，跨导增强型源极跟随器保障了OTA的输出端和缓冲输出端之间的小信号跟随效应。由于OTA和源极跟随器都在闭环回路中，充足的环路增益保证了缓冲器输出电压与输入电压之间的近似相等，即便输入电压非常靠近地，也能够精确的实现电压缓冲，因此，本实用新型的单位增益电压缓冲器具有宽输入范围的特点。
本实用新型与基于运算跨导放大器的传统单位增益电压缓冲器均在65nm CMOS工艺和1.2V电源电压下搭建电路并进行了电压增益的频率响应仿真。其电压增益越接近0dB(即1倍电压增益)，说明电压缓冲的误差越小。在100kHz频率处扫描共模输入电压，得到图4。电压缓冲误差小于0.1％意味着电压增益大于0.999，即大于-8.69mdB。
从图4中可以看到，以0.1％缓冲误差作为标准，仿真结果显示，传统结构的最低输入共模电压约等于142mV，而本实用新型的最低输入共模电压约为8mV，拓展了134mV；传统结构的最高输入共模电压约等于521.4mV，而本实用新型的最高输入共模电压约为495mV，缩小了26.4mV。本实用新型与传统结构相比，输入共模范围拓展了107.6mV。对于电源电压只有1.2V，甚至更低的先进CMOS集成电路来说，拓展的107.6mV电压摆幅是具有重要意义的。
从图5中可以看到，传统结构在峰值和谷值处明显偏离输入信号，在谷值处更加显著，但是本实用新型的输出电压波形基本与输入电压吻合。
上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。
Claims (3)
1.一种宽摆幅单位增益电压缓冲器，其特征在于，包括运算跨导放大器和源极跟随器；
所述运算跨导放大器采用PMOS管折叠共源共栅输入型运算跨导放大器，其包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第六NMOS管N6、第七NMOS管N7、电阻R、电容C和电压源VDD；所述源极跟随器包括第九PMOS管P9、第十PMOS管P10、第四NMOS管N4、第五NMOS管N5、第八NMOS管N8；
所述第一PMOS管P1的栅极连接到电压输入端，所述第一PMOS管P1的源极分别连接到第二PMOS管P2的源极、第三PMOS管P3的漏极，所述第一PMOS管P1的漏极分别连接到第二NMOS管N2的源极、第七NMOS管N7的漏极；所述第二PMOS管P2的漏极分别连接到第一NMOS管N1的源极、第六NMOS管N6的漏极；所述第四PMOS管P4的漏极连接到第六PMOS管P6的源极，所述第四PMOS管P4的栅极分别连接到第五PMOS管P5的栅极、第六PMOS管P6的漏极、第一NMOS管N1的漏极；所述第五PMOS管P5的漏极连接到第七PMOS管P7的源极，所述第七PMOS管P7的漏极分别连接到第二NMOS管N2的漏极、第三NMOS管N3的栅极、电阻R的一端，所述电阻R的另一端连接电容C的一端，所述电容C的另一端连接第八PMOS管P8的漏极、第三NMOS管N3的漏极、第四NMOS管N4的栅极；所述第九PMOS管P9的漏极分别连接到第十PMOS管P10的源极、第四NMOS管N4的漏极，所述第十PMOS管P10的漏极连接到第五NMOS管N5的栅极、第八NMOS管N8的漏极；
同时所述第三PMOS管P3的栅极、所述第八PMOS管P8的栅极、所述第九PMOS管P9的栅极连接第一偏置电压Vbias 1，所述第六PMOS管P6的栅极、所述第七PMOS管P7的栅极、所述第十PMOS管P10的栅极连接第二偏置电压Vbias2，所述第一NMOS管N1的栅极、所述第二NMOS管N2的栅极连接第三偏置电压Vbias3，所述第六NMOS管N6的栅极、第七NMOS管N7的栅极、第八NMOS管N8的栅极连接第四偏置电压Vbias4；所述第二PMOS管P2的栅极、所述第四NMOS管N4的源极、所述第五NMOS管N5的漏极连接到电压输出端。
2.根据权利要求1所述的宽摆幅单位增益电压缓冲器，其特征在于，所述第三PMOS管P3的源极、所述第四PMOS管P4的源极、所述第五PMOS管P5的源极、所述第八PMOS管P8的源极、所述第九PMOS管P9的源极均连接到电压源VDD。
3.根据权利要求1所述的宽摆幅单位增益电压缓冲器，其特征在于，所述第三NMOS管N3的源极、所述第五NMOS管N5的源极、所述第六NMOS管N6的源极、所述第七NMOS管N7的源极、所述第八NMOS管N8的源极均接地。
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2019
- 2019-12-02 CN CN201922116922.XU patent/CN210724703U/zh not_active Withdrawn - After Issue
Cited By (2)
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| CN110798163B (zh) * | 2019-12-02 | 2024-05-03 | 中冉芯(上海)电子科技有限公司 | 一种宽摆幅单位增益电压缓冲器 |
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